/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (C) 2024 Igor Belwon <igor.belwon@mentallysanemainliners.org> * * Device Tree binding constants for Exynos990 clock controller. */ #ifndef _DT_BINDINGS_CLOCK_EXYNOS_990_H #define _DT_BINDINGS_CLOCK_EXYNOS_990_H /* CMU_TOP */ #define CLK_FOUT_SHARED0_PLL 1 #define CLK_FOUT_SHARED1_PLL 2 #define CLK_FOUT_SHARED2_PLL 3 #define CLK_FOUT_SHARED3_PLL 4 #define CLK_FOUT_SHARED4_PLL 5 #define CLK_FOUT_G3D_PLL 6 #define CLK_FOUT_MMC_PLL 7 #define CLK_MOUT_PLL_SHARED0 8 #define CLK_MOUT_PLL_SHARED1 9 #define CLK_MOUT_PLL_SHARED2 10 #define CLK_MOUT_PLL_SHARED3 11 #define CLK_MOUT_PLL_SHARED4 12 #define CLK_MOUT_PLL_MMC 13 #define CLK_MOUT_PLL_G3D 14 #define CLK_MOUT_CMU_APM_BUS 15 #define CLK_MOUT_CMU_AUD_CPU 16 #define CLK_MOUT_CMU_BUS0_BUS 17 #define CLK_MOUT_CMU_BUS1_BUS 18 #define CLK_MOUT_CMU_BUS1_SSS 19 #define CLK_MOUT_CMU_CIS_CLK0 20 #define CLK_MOUT_CMU_CIS_CLK1 21 #define CLK_MOUT_CMU_CIS_CLK2 22 #define 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