dw_pcie_readl_dbi
val = dw_pcie_readl_dbi(pci, PCIE_MSI_INTR0_STATUS +
val = dw_pcie_readl_dbi(pci, PCI_COMMAND);
val = dw_pcie_readl_dbi(pci, PCI_COMMAND);
tmp = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
tmp = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0),
dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG1));
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
val = dw_pcie_readl_dbi(pci, PCIE_PHY_STAT) &
*data = dw_pcie_readl_dbi(pci, PCIE_PHY_STAT);
tmp = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
tmp = dw_pcie_readl_dbi(imx_pcie->pci, offset + PCI_EXP_LNKCAP);
tmp = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0);
pcie->lnkcap = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
val = dw_pcie_readl_dbi(pci, offset + PCI_EXP_DEVCTL);
val = dw_pcie_readl_dbi(pci, offset + PCI_EXP_DEVCTL);
val = dw_pcie_readl_dbi(pci, offset + PCI_EXP_DEVCTL);
val = dw_pcie_readl_dbi(pci, offset + PCI_EXP_DEVCTL);
reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_STATUS_REG);
reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
reg = dw_pcie_readl_dbi(pci, PCIE_ARUSER_REG);
reg = dw_pcie_readl_dbi(pci, PCIE_AWUSER_REG);
reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG);
val = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG);
val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + SD_STATUS_L1LANE_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + SD_STATUS_L1LANE_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + SD_STATUS_L1LANE_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + ERR_INJ0_OFF + (0x4 * err_group));
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset +
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG);
val = dw_pcie_readl_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_DATA_REG);
val = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL);
val = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL);
val = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL);
val = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL);
val = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL);
val = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL);
msb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_LOCAL_MSB);
lsb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_LOCAL_LSB);
} while (msb != dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_LOCAL_MSB));
msb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_MASTER_MSB);
lsb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_MASTER_LSB);
} while (msb != dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_MASTER_MSB));
msb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T1_T2_MSB);
lsb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T1_T2_LSB);
} while (msb != dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T1_T2_MSB));
msb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T1_T2_MSB);
lsb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T1_T2_LSB);
} while (msb != dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T1_T2_MSB));
msb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T3_T4_MSB);
lsb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T3_T4_LSB);
} while (msb != dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T3_T4_MSB));
msb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T3_T4_MSB);
lsb = dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T3_T4_LSB);
} while (msb != dw_pcie_readl_dbi(pci, pci->ptm_vsec_offset + PTM_T3_T4_MSB));
reg = dw_pcie_readl_dbi(pci, ptm_cap_base + PCI_PTM_CAP);
reg = dw_pcie_readl_dbi(pci, ptm_cap_base + PCI_PTM_CAP);
val = dw_pcie_readl_dbi(pci, PCI_INTERRUPT_LINE);
val = dw_pcie_readl_dbi(pci, PCI_PRIMARY_BUS);
val = dw_pcie_readl_dbi(pci, PCI_COMMAND);
val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
status = dw_pcie_readl_dbi(pci, PCIE_MSI_INTR0_STATUS + reg_off);
val = dw_pcie_readl_dbi(pci, PCIE_DMA_VIEWPORT_BASE + PCIE_DMA_CTRL);
l1ss_cap = dw_pcie_readl_dbi(pci, l1ss + PCI_L1SS_CAP);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_AFR);
val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL);
ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_NUMBER);
ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_TYPE);
header = dw_pcie_readl_dbi(pci, cap_pos);
pre_header = dw_pcie_readl_dbi(pci, pre_pos);
header = dw_pcie_readl_dbi(pci, vsec + PCI_VNDR_HEADER);
header = dw_pcie_readl_dbi(pci, vsec + PCI_VNDR_HEADER);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG1);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL);
cap = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
ctrl2 = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCTL2);
u32 lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP);
plc = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL);
lwsc = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP);
val = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT);
max_region = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT) + 1;
*val = dw_pcie_readl_dbi(pci, where);
val = dw_pcie_readl_dbi(pci, reg);
val = dw_pcie_readl_dbi(pci, reg);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0);
lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP);
tmp = dw_pcie_readl_dbi(pci, cap_exp + PCI_EXP_LNKCAP);
tmp = dw_pcie_readl_dbi(pci, cap_exp + PCI_EXP_LNKCAP);
tmp = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
return dw_pcie_readl_dbi(&pcie->pci, ofs);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_FORCE);
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
reg = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
reg = dw_pcie_readl_dbi(pci, GEN3_EQ_FB_MODE_DIR_CHANGE_OFF);
reg = dw_pcie_readl_dbi(pci, GEN3_EQ_CONTROL_OFF);
reg = dw_pcie_readl_dbi(pci, GEN4_LANE_MARGINING_1_OFF);
reg = dw_pcie_readl_dbi(pci, GEN4_LANE_MARGINING_2_OFF);
val = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
val = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
dstate = dw_pcie_readl_dbi(pci, DBI_CON_STATUS) &
val = dw_pcie_readl_dbi(dw, PCIE_LINK_WIDTH_SPEED_CONTROL);
val = dw_pcie_readl_dbi(dw, PCIE_LINK_WIDTH_SPEED_CONTROL);
val = dw_pcie_readl_dbi(dw, PCIE_LINK_WIDTH_SPEED_CONTROL);
val = dw_pcie_readl_dbi(dw, PCIE_PORT_LANE_SKEW);
if (dw_pcie_readl_dbi(dw, offset) & mask)
val = dw_pcie_readl_dbi(dw, PCIE_PORT_FORCE);
val = dw_pcie_readl_dbi(pci, PCI_EXP_LNKCAP + offset);
val = dw_pcie_readl_dbi(pci, offset);
val = dw_pcie_readl_dbi(pci, CFG_TIMER_CTRL_MAX_FUNC_NUM_OFF);
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS);
val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_ERR_ADDR);
val = dw_pcie_readl_dbi(pci, PCI_COMMAND);
val = dw_pcie_readl_dbi(&pcie->pci, pcie->ras_des_cap +
val = dw_pcie_readl_dbi(&pcie->pci, pcie->ras_des_cap +
val = dw_pcie_readl_dbi(pci, l1ss + PCI_L1SS_CAP);
val = dw_pcie_readl_dbi(pci, PCIE_PORT_AFR);
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
val = dw_pcie_readl_dbi(pci, GEN3_EQ_CONTROL_OFF);
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
val = dw_pcie_readl_dbi(pci, GEN3_EQ_CONTROL_OFF);
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
val = dw_pcie_readl_dbi(pci, PCI_IO_BASE);
val = dw_pcie_readl_dbi(pci, PCI_PREF_MEMORY_BASE);
val = dw_pcie_readl_dbi(pci, PORT_LOGIC_AMBA_ERROR_RESPONSE_DEFAULT);
val = dw_pcie_readl_dbi(pci, GEN3_RELATED_OFF);
val = dw_pcie_readl_dbi(pci, CFG_TIMER_CTRL_MAX_FUNC_NUM_OFF);
val = dw_pcie_readl_dbi(pci, offset + PCI_DLF_CAP);