/* SPDX-License-Identifier: MIT */
/* Copyright 2026 Advanced Micro Devices, Inc. */

#ifndef _dpcs_4_0_0_OFFSET_HEADER
#define _dpcs_4_0_0_OFFSET_HEADER

// addressBlock: dpcssys_dcio_dcio_dispdec
// base address: 0x0
#define regDC_GENERICA                                                                                  0x2868
#define regDC_GENERICA_BASE_IDX                                                                         2
#define regDC_GENERICB                                                                                  0x2869
#define regDC_GENERICB_BASE_IDX                                                                         2
#define regDCIO_CLOCK_CNTL                                                                              0x286a
#define regDCIO_CLOCK_CNTL_BASE_IDX                                                                     2
#define regDC_REF_CLK_CNTL                                                                              0x286b
#define regDC_REF_CLK_CNTL_BASE_IDX                                                                     2
#define regUNIPHYA_LINK_CNTL                                                                            0x286d
#define regUNIPHYA_LINK_CNTL_BASE_IDX                                                                   2
#define regUNIPHYA_CHANNEL_XBAR_CNTL                                                                    0x286e
#define regUNIPHYA_CHANNEL_XBAR_CNTL_BASE_IDX                                                           2
#define regUNIPHYB_LINK_CNTL                                                                            0x286f
#define regUNIPHYB_LINK_CNTL_BASE_IDX                                                                   2
#define regUNIPHYB_CHANNEL_XBAR_CNTL                                                                    0x2870
#define regUNIPHYB_CHANNEL_XBAR_CNTL_BASE_IDX                                                           2
#define regUNIPHYC_LINK_CNTL                                                                            0x2871
#define regUNIPHYC_LINK_CNTL_BASE_IDX                                                                   2
#define regUNIPHYC_CHANNEL_XBAR_CNTL                                                                    0x2872
#define regUNIPHYC_CHANNEL_XBAR_CNTL_BASE_IDX                                                           2
#define regUNIPHYD_LINK_CNTL                                                                            0x2873
#define regUNIPHYD_LINK_CNTL_BASE_IDX                                                                   2
#define regUNIPHYD_CHANNEL_XBAR_CNTL                                                                    0x2874
#define regUNIPHYD_CHANNEL_XBAR_CNTL_BASE_IDX                                                           2
#define regUNIPHYE_LINK_CNTL                                                                            0x2875
#define regUNIPHYE_LINK_CNTL_BASE_IDX                                                                   2
#define regUNIPHYE_CHANNEL_XBAR_CNTL                                                                    0x2876
#define regUNIPHYE_CHANNEL_XBAR_CNTL_BASE_IDX                                                           2
#define regDCIO_WRCMD_DELAY                                                                             0x287e
#define regDCIO_WRCMD_DELAY_BASE_IDX                                                                    2
#define regDC_PINSTRAPS                                                                                 0x2880
#define regDC_PINSTRAPS_BASE_IDX                                                                        2
#define regDCIO_SPARE                                                                                   0x2882
#define regDCIO_SPARE_BASE_IDX                                                                          2
#define regINTERCEPT_STATE                                                                              0x2884
#define regINTERCEPT_STATE_BASE_IDX                                                                     2
#define regDCIO_PATTERN_GEN_PAT                                                                         0x2886
#define regDCIO_PATTERN_GEN_PAT_BASE_IDX                                                                2
#define regDCIO_PATTERN_GEN_EN                                                                          0x2887
#define regDCIO_PATTERN_GEN_EN_BASE_IDX                                                                 2
#define regDCIO_BL_PWM_FRAME_START_DISP_SEL                                                             0x288b
#define regDCIO_BL_PWM_FRAME_START_DISP_SEL_BASE_IDX                                                    2
#define regDCIO_GSL_GENLK_PAD_CNTL                                                                      0x288c
#define regDCIO_GSL_GENLK_PAD_CNTL_BASE_IDX                                                             2
#define regDCIO_GSL_SWAPLOCK_PAD_CNTL                                                                   0x288d
#define regDCIO_GSL_SWAPLOCK_PAD_CNTL_BASE_IDX                                                          2
#define regDPCS_DCIO_TEST_CLK_SRC                                                                       0x2890
#define regDPCS_DCIO_TEST_CLK_SRC_BASE_IDX                                                              2
#define regDCIO_DEBUG                                                                                   0x2897
#define regDCIO_DEBUG_BASE_IDX                                                                          2
#define regDCIO_TEST_DEBUG_INDEX                                                                        0x2899
#define regDCIO_TEST_DEBUG_INDEX_BASE_IDX                                                               2
#define regDCIO_TEST_DEBUG_DATA                                                                         0x289a
#define regDCIO_TEST_DEBUG_DATA_BASE_IDX                                                                2
#define regDBG_OUT_CNTL                                                                                 0x289c
#define regDBG_OUT_CNTL_BASE_IDX                                                                        2
#define regDCIO_DEBUG_CONFIG                                                                            0x289d
#define regDCIO_DEBUG_CONFIG_BASE_IDX                                                                   2
#define regDCIO_SOFT_RESET                                                                              0x289e
#define regDCIO_SOFT_RESET_BASE_IDX                                                                     2


// addressBlock: dpcssys_dcio_dcio_chip_dispdec
// base address: 0x0
#define regDC_GPIO_DDC1_MASK                                                                            0x28d0
#define regDC_GPIO_DDC1_MASK_BASE_IDX                                                                   2
#define regDC_GPIO_DDC1_A                                                                               0x28d1
#define regDC_GPIO_DDC1_A_BASE_IDX                                                                      2
#define regDC_GPIO_DDC1_EN                                                                              0x28d2
#define regDC_GPIO_DDC1_EN_BASE_IDX                                                                     2
#define regDC_GPIO_DDC1_Y                                                                               0x28d3
#define regDC_GPIO_DDC1_Y_BASE_IDX                                                                      2
#define regDC_GPIO_DDC2_MASK                                                                            0x28d4
#define regDC_GPIO_DDC2_MASK_BASE_IDX                                                                   2
#define regDC_GPIO_DDC2_A                                                                               0x28d5
#define regDC_GPIO_DDC2_A_BASE_IDX                                                                      2
#define regDC_GPIO_DDC2_EN                                                                              0x28d6
#define regDC_GPIO_DDC2_EN_BASE_IDX                                                                     2
#define regDC_GPIO_DDC2_Y                                                                               0x28d7
#define regDC_GPIO_DDC2_Y_BASE_IDX                                                                      2
#define regDC_GPIO_DDC3_MASK                                                                            0x28d8
#define regDC_GPIO_DDC3_MASK_BASE_IDX                                                                   2
#define regDC_GPIO_DDC3_A                                                                               0x28d9
#define regDC_GPIO_DDC3_A_BASE_IDX                                                                      2
#define regDC_GPIO_DDC3_EN                                                                              0x28da
#define regDC_GPIO_DDC3_EN_BASE_IDX                                                                     2
#define regDC_GPIO_DDC3_Y                                                                               0x28db
#define regDC_GPIO_DDC3_Y_BASE_IDX                                                                      2
#define regDC_GPIO_DDC4_MASK                                                                            0x28dc
#define regDC_GPIO_DDC4_MASK_BASE_IDX                                                                   2
#define regDC_GPIO_DDC4_A                                                                               0x28dd
#define regDC_GPIO_DDC4_A_BASE_IDX                                                                      2
#define regDC_GPIO_DDC4_EN                                                                              0x28de
#define regDC_GPIO_DDC4_EN_BASE_IDX                                                                     2
#define regDC_GPIO_DDC4_Y                                                                               0x28df
#define regDC_GPIO_DDC4_Y_BASE_IDX                                                                      2
#define regDC_GPIO_DDC5_MASK                                                                            0x28e0
#define regDC_GPIO_DDC5_MASK_BASE_IDX                                                                   2
#define regDC_GPIO_DDC5_A                                                                               0x28e1
#define regDC_GPIO_DDC5_A_BASE_IDX                                                                      2
#define regDC_GPIO_DDC5_EN                                                                              0x28e2
#define regDC_GPIO_DDC5_EN_BASE_IDX                                                                     2
#define regDC_GPIO_DDC5_Y                                                                               0x28e3
#define regDC_GPIO_DDC5_Y_BASE_IDX                                                                      2
#define regDC_GPIO_DDCVGA_MASK                                                                          0x28e8
#define regDC_GPIO_DDCVGA_MASK_BASE_IDX                                                                 2
#define regDC_GPIO_DDCVGA_A                                                                             0x28e9
#define regDC_GPIO_DDCVGA_A_BASE_IDX                                                                    2
#define regDC_GPIO_DDCVGA_EN                                                                            0x28ea
#define regDC_GPIO_DDCVGA_EN_BASE_IDX                                                                   2
#define regDC_GPIO_DDCVGA_Y                                                                             0x28eb
#define regDC_GPIO_DDCVGA_Y_BASE_IDX                                                                    2
#define regDC_GPIO_PWRSEQ0_EN                                                                           0x28fa
#define regDC_GPIO_PWRSEQ0_EN_BASE_IDX                                                                  2
#define regDC_GPIO_PAD_STRENGTH_1                                                                       0x28fc
#define regDC_GPIO_PAD_STRENGTH_1_BASE_IDX                                                              2
#define regPHY_AUX_CNTL                                                                                 0x28ff
#define regPHY_AUX_CNTL_BASE_IDX                                                                        2
#define regDC_GPIO_PWRSEQ1_EN                                                                           0x2902
#define regDC_GPIO_PWRSEQ1_EN_BASE_IDX                                                                  2
#define regDC_GPIO_AUX_CTRL_0                                                                           0x2916
#define regDC_GPIO_AUX_CTRL_0_BASE_IDX                                                                  2
#define regDC_GPIO_AUX_CTRL_1                                                                           0x2917
#define regDC_GPIO_AUX_CTRL_1_BASE_IDX                                                                  2
#define regDC_GPIO_AUX_CTRL_3                                                                           0x291b
#define regDC_GPIO_AUX_CTRL_3_BASE_IDX                                                                  2
#define regDC_GPIO_AUX_CTRL_4                                                                           0x291c
#define regDC_GPIO_AUX_CTRL_4_BASE_IDX                                                                  2
#define regDC_GPIO_AUX_CTRL_5                                                                           0x291d
#define regDC_GPIO_AUX_CTRL_5_BASE_IDX                                                                  2
#define regAUXI2C_PAD_ALL_PWR_OK                                                                        0x291e
#define regAUXI2C_PAD_ALL_PWR_OK_BASE_IDX                                                               2

#endif