PCI_EXP_SLTCTL
eeh_ops->read_config(edev, cap + PCI_EXP_SLTCTL, 2, &val);
eeh_ops->write_config(edev, cap + PCI_EXP_SLTCTL, 2, val);
pcie_capability_read_word(pci_dev, PCI_EXP_SLTCTL, &ctrl);
err = pcie_capability_read_word(bridge, PCI_EXP_SLTCTL, ®16);
case PCI_EXP_SLTCTL:
case PCI_EXP_SLTCTL: {
case PCI_EXP_SLTCTL:
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
pcie_capability_write_word(pdev, PCI_EXP_SLTCTL, slot_ctrl);
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_ctrl);
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &slot_ctrl);
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, slot_ctrl);
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, cmd);
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL,
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL,
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, cmd);
pci_pcie_cap(ctrl->pcie->port) + PCI_EXP_SLTCTL, 0);
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, ®16);
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &ctrl);
pcie_capability_write_word(pdev, PCI_EXP_SLTCTL, ctrl);
pcie_capability_read_word(bridge, PCI_EXP_SLTCTL, &status);
pcie_capability_clear_and_set_word(bridge, PCI_EXP_SLTCTL, mask, new);
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &ctrl);
pcie_capability_write_word(pdev, PCI_EXP_SLTCTL, ctrl);
[PCI_EXP_SLTCTL / 4] = {
pcie_capability_read_word(dev, PCI_EXP_SLTCTL, &cap[i++]);
pcie_capability_write_word(dev, PCI_EXP_SLTCTL, cap[i++]);
pcie_capability_clear_word(dev, PCI_EXP_SLTCTL,
pcie_capability_read_word(pdev, PCI_EXP_SLTCTL, &cap[i++]);