error_mask
GCR_ACCESSOR_RW(64, 0x040, error_mask)
qm->error_mask = qm_err->nfe | qm_err->ce | qm_err->fe;
writel(qm->error_mask, qm->io_base + QM_ABNORMAL_INT_SOURCE);
irq_unmask = ~qm->error_mask;
u32 irq_mask = qm->error_mask;
irq_unmask = ~qm->error_mask;
u32 irq_mask = qm->error_mask;
if (error_status & qm->error_mask) {
val = ~(qm->error_mask & (~QM_RAS_AXI_ERROR));
writel(~qm->error_mask, qm->io_base + QM_ABNORMAL_INT_MASK);
u32 error_mask;
error_mask = AT_XDMAC_CIS_RBEIS | AT_XDMAC_CIS_WBEIS |
!(atchan->irq_status & error_mask)) {
if (atchan->irq_status & error_mask)
u32 *ptemp, i, error_mask;
error_mask = priv->ue_set_mask;
error_mask = priv->ce_set_mask;
"Trigger Error Mask (0x%X)\n", error_mask);
writel(error_mask, (drvdata->base + priv->set_err_ofst));
unsigned int error_mask, int *val)
if (uval & error_mask) {
u32 error_status, error_mask;
error_mask = readl(csi2rx->base + CSI2RX_ERROR_IRQS_MASK_REG);
(error_mask & csi2rx_events[i].mask))
u8 error_mask = 0;
error_mask |= UART_LSR_BI;
if (linestatus & error_mask) {
u8 error_mask = 0;
error_mask |= UART_LSR_BI;
if (linestatus & error_mask) {
#define SCxSR_ERRORS(port) (to_sci_port(port)->params->error_mask)
.error_mask = RSCI_DEFAULT_ERROR_MASK,
.error_mask = RSCI_DEFAULT_ERROR_MASK,
unsigned int error_mask;
#define SCxSR_ERRORS(port) (to_sci_port(port)->params->error_mask)
.error_mask = SCI_DEFAULT_ERROR_MASK | SCI_ORER,
.error_mask = SCI_DEFAULT_ERROR_MASK | SCI_ORER,
.error_mask = SCIF_DEFAULT_ERROR_MASK | SCIFA_ORER,
.error_mask = SCIF_DEFAULT_ERROR_MASK | SCIFA_ORER,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK,
.error_mask = SCIF_DEFAULT_ERROR_MASK | SCIFA_ORER,
u32 error_mask;
unsigned int error_mask, int *val);