csio_wr_reg32
csio_wr_reg32(hw, PIORSTMODE_F | PIORST_F, PL_RST_A);
csio_wr_reg32(hw, PIORSTMODE_F | PIORST_F, PL_RST_A);
csio_wr_reg32(hw, addr, TP_PIO_ADDR_A);
csio_wr_reg32(hw, val, TP_PIO_DATA_A);
csio_wr_reg32(hw, val | value, reg);
csio_wr_reg32(hw, PF_INTR_MASK, MYPF_REG(PL_PF_INT_ENABLE_A));
csio_wr_reg32(hw, pl, PL_INT_ENABLE_A);
csio_wr_reg32(hw, ERR_CPL_EXCEED_IQE_SIZE_F |
csio_wr_reg32(hw, 0, MYPF_REG(PL_PF_INT_ENABLE_A));
csio_wr_reg32(hw, PIORSTMODE_F | PIORST_F, PL_RST_A);
csio_wr_reg32(hw, status, reg);
csio_wr_reg32(hw, (uint32_t)(v & 0xFFFFFFFF),
csio_wr_reg32(hw, (uint32_t)(v >> 32), SGE_INT_CAUSE2_A);
csio_wr_reg32(hw, 0, MPS_INT_CAUSE_A);
csio_wr_reg32(hw, ECC_CECNT_V(ECC_CECNT_M), cnt_addr);
csio_wr_reg32(hw, v, addr);
csio_wr_reg32(hw, status, MA_INT_CAUSE_A);
csio_wr_reg32(hw, v, T5_PORT_REG(port, MAC_PORT_INT_CAUSE_A));
csio_wr_reg32(hw, cause & CSIO_GLBL_INTR_MASK, PL_INT_CAUSE_A);
csio_wr_reg32(hw, SF_LOCK_V(lock) | SF_CONT_V(cont) |
csio_wr_reg32(hw, val, SF_DATA_A);
csio_wr_reg32(hw, SF_CONT_V(cont) | BYTECNT_V(byte_cnt - 1) |
csio_wr_reg32(hw, 0, SF_OP_A); /* unlock SF */
csio_wr_reg32(hw, 0, SF_OP_A); /* unlock SF */
csio_wr_reg32(hw, 0, SF_OP_A); /* unlock SF */
csio_wr_reg32(hw, 0, SF_OP_A); /* unlock SF */
csio_wr_reg32(hw, 0, SF_OP_A); /* unlock SF */
csio_wr_reg32(hw, addr & ~0x3fU, mc_bist_cmd_addr_reg);
csio_wr_reg32(hw, 64, mc_bist_cmd_len_reg);
csio_wr_reg32(hw, 0xc, mc_bist_data_pattern_reg);
csio_wr_reg32(hw, BIST_OPCODE_V(1) | START_BIST_F | BIST_CMD_GAP_V(1),
csio_wr_reg32(hw, addr & ~0x3fU, edc_bist_cmd_addr_reg);
csio_wr_reg32(hw, 64, edc_bist_cmd_len_reg);
csio_wr_reg32(hw, 0xc, edc_bist_cmd_data_pattern);
csio_wr_reg32(hw, BIST_OPCODE_V(1) | START_BIST_F | BIST_CMD_GAP_V(1),
csio_wr_reg32(hw, pos | win_pf,
csio_wr_reg32(hw, *buf++, mem_base + offset);
csio_wr_reg32(hw, mem_win_base | BIR_V(0) |
csio_wr_reg32(hw, 0, MYPF_REG(PCIE_PF_CLI_A));
csio_wr_reg32(hw, MBMSGRDYINTEN_F, MYPF_REG(CIM_PF_HOST_INT_ENABLE_A));
csio_wr_reg32(hw, MBMSGRDYINTEN_V(0),
csio_wr_reg32(hw, MBMSGVALID_F | MBINTREQ_F |
csio_wr_reg32(hw, MBMSGVALID_F | MBINTREQ_F |
csio_wr_reg32(hw, MBMSGVALID_F | MBOWNER_V(CSIO_MBOWNER_FW),
csio_wr_reg32(hw, 0, ctl_reg);
csio_wr_reg32(hw, 0, ctl_reg);
csio_wr_reg32(hw, MBMSGRDYINT_F, MYPF_REG(CIM_PF_HOST_INT_CAUSE_A));
csio_wr_reg32(hw, PFCIM_F, MYPF_REG(PL_PF_INT_CAUSE_A));
csio_wr_reg32(hw, 0, ctl_reg);
csio_wr_reg32(hw, 0, ctl_reg);
csio_wr_reg32(hw, CIDXINC_V(q->inc_idx) |
csio_wr_reg32(hw, HOSTPAGESIZEPF0_V(s_hps) | HOSTPAGESIZEPF1_V(s_hps) |
csio_wr_reg32(hw, PAGE_SIZE, SGE_FL_BUFFER_SIZE0_A);
csio_wr_reg32(hw,
csio_wr_reg32(hw,
csio_wr_reg32(hw, HPZ0_V(PAGE_SHIFT - 12), ULP_RX_TDDP_PSZ_A);
csio_wr_reg32(hw, (CSIO_SGE_FLBUF_SIZE2 + sge->csio_fl_align - 1)
csio_wr_reg32(hw, (CSIO_SGE_FLBUF_SIZE3 + sge->csio_fl_align - 1)
csio_wr_reg32(hw, THRESHOLD_0_V(sge->counter_val[0]) |
csio_wr_reg32(hw,
csio_wr_reg32(hw,
csio_wr_reg32(hw,
csio_wr_reg32((_hw), (_val), SGE_FL_BUFFER_SIZE##_reg##_A)
csio_wr_reg32(hw, DBPRIO_F | QID_V(flq->un.fl.flid) |
csio_wr_reg32(hw, CIDXINC_V(0) |
csio_wr_reg32(hw, DBPRIO_V(prio) | QID_V(q->un.eq.physeqid) |