#define RGE_PCI_BAR0 PCI_MAPREG_START
#define RGE_PCI_BAR1 (PCI_MAPREG_START + 4)
#define RGE_PCI_BAR2 (PCI_MAPREG_START + 8)
#define RGE_MAC0 0x0000
#define RGE_MAC4 0x0004
#define RGE_MAR0 0x0008
#define RGE_MAR4 0x000c
#define RGE_TXDESC_ADDR_LO 0x0020
#define RGE_TXDESC_ADDR_HI 0x0024
#define RGE_INT_CFG0 0x0034
#define RGE_CMD 0x0037
#define RGE_IMR 0x0038
#define RGE_ISR 0x003c
#define RGE_TXCFG 0x0040
#define RGE_RXCFG 0x0044
#define RGE_TIMERCNT 0x0048
#define RGE_EECMD 0x0050
#define RGE_CFG0 0x0051
#define RGE_CFG1 0x0052
#define RGE_CFG2 0x0053
#define RGE_CFG3 0x0054
#define RGE_CFG4 0x0055
#define RGE_CFG5 0x0056
#define RGE_TDFNR 0x0057
#define RGE_TIMERINT0 0x0058
#define RGE_TIMERINT1 0x005c
#define RGE_CSIDR 0x0064
#define RGE_CSIAR 0x0068
#define RGE_PHYSTAT 0x006c
#define RGE_PMCH 0x006f
#define RGE_INT_CFG1 0x007a
#define RGE_EPHYAR 0x0080
#define RGE_TIMERINT2 0x008c
#define RGE_TXSTART 0x0090
#define RGE_MACOCP 0x00b0
#define RGE_PHYOCP 0x00b8
#define RGE_DLLPR 0x00d0
#define RGE_TWICMD 0x00d2
#define RGE_MCUCMD 0x00d3
#define RGE_RXMAXSIZE 0x00da
#define RGE_CPLUSCMD 0x00e0
#define RGE_IM 0x00e2
#define RGE_RXDESC_ADDR_LO 0x00e4
#define RGE_RXDESC_ADDR_HI 0x00e8
#define RGE_PPSW 0x00f2
#define RGE_TIMERINT3 0x00f4
#define RGE_RADMFIFO_PROTECT 0x0402
#define RGE_INTMITI(i) (0x0a00 + (i) * 4)
#define RGE_PHYBASE 0x0a40
#define RGE_EPHYAR_EXT_ADDR 0x0ffe
#define RGE_ADDR0 0x19e0
#define RGE_ADDR1 0x19e4
#define RGE_RSS_CTRL 0x4500
#define RGE_RXQUEUE_CTRL 0x4800
#define RGE_EEE_TXIDLE_TIMER 0x6048
#define RGE_INT_CFG0_EN 0x01
#define RGE_INT_CFG0_TIMEOUT_BYPASS 0x02
#define RGE_INT_CFG0_MITIGATION_BYPASS 0x04
#define RGE_INT_CFG0_RDU_BYPASS_8126 0x10
#define RGE_INT_CFG0_AVOID_MISS_INTR 0x40
#define RGE_CMD_RXBUF_EMPTY 0x01
#define RGE_CMD_TXENB 0x04
#define RGE_CMD_RXENB 0x08
#define RGE_CMD_RESET 0x10
#define RGE_CMD_STOPREQ 0x80
#define RGE_ISR_RX_OK 0x00000001
#define RGE_ISR_RX_ERR 0x00000002
#define RGE_ISR_TX_OK 0x00000004
#define RGE_ISR_TX_ERR 0x00000008
#define RGE_ISR_RX_DESC_UNAVAIL 0x00000010
#define RGE_ISR_LINKCHG 0x00000020
#define RGE_ISR_RX_FIFO_OFLOW 0x00000040
#define RGE_ISR_TX_DESC_UNAVAIL 0x00000080
#define RGE_ISR_SWI 0x00000100
#define RGE_ISR_PCS_TIMEOUT 0x00004000
#define RGE_ISR_SYSTEM_ERR 0x00008000
#define RGE_INTRS \
(RGE_ISR_RX_OK | RGE_ISR_RX_ERR | RGE_ISR_TX_OK | \
RGE_ISR_TX_ERR | RGE_ISR_LINKCHG | RGE_ISR_TX_DESC_UNAVAIL | \
RGE_ISR_PCS_TIMEOUT | RGE_ISR_SYSTEM_ERR)
#define RGE_INTRS_TIMER \
(RGE_ISR_RX_ERR | RGE_ISR_TX_ERR | RGE_ISR_PCS_TIMEOUT | \
RGE_ISR_SYSTEM_ERR)
#define RGE_TXCFG_HWREV 0x7cf00000
#define RGE_RXCFG_ALLPHYS 0x00000001
#define RGE_RXCFG_INDIV 0x00000002
#define RGE_RXCFG_MULTI 0x00000004
#define RGE_RXCFG_BROAD 0x00000008
#define RGE_RXCFG_RUNT 0x00000010
#define RGE_RXCFG_ERRPKT 0x00000020
#define RGE_RXCFG_VLANSTRIP 0x00c00000
#define RGE_EECMD_WRITECFG 0xc0
#define RGE_CFG1_PM_EN 0x01
#define RGE_CFG1_SPEED_DOWN 0x10
#define RGE_CFG2_PMSTS_EN 0x20
#define RGE_CFG2_CLKREQ_EN 0x80
#define RGE_CFG3_RDY_TO_L23 0x02
#define RGE_CFG3_WOL_LINK 0x10
#define RGE_CFG3_WOL_MAGIC 0x20
#define RGE_CFG5_PME_STS 0x01
#define RGE_CFG5_WOL_LANWAKE 0x02
#define RGE_CFG5_WOL_UCAST 0x10
#define RGE_CFG5_WOL_MCAST 0x20
#define RGE_CFG5_WOL_BCAST 0x40
#define RGE_CSIAR_BYTE_EN 0x0000000f
#define RGE_CSIAR_BYTE_EN_SHIFT 12
#define RGE_CSIAR_ADDR_MASK 0x00000fff
#define RGE_CSIAR_BUSY 0x80000000
#define RGE_PHYSTAT_FDX 0x0001
#define RGE_PHYSTAT_LINK 0x0002
#define RGE_PHYSTAT_10MBPS 0x0004
#define RGE_PHYSTAT_100MBPS 0x0008
#define RGE_PHYSTAT_1000MBPS 0x0010
#define RGE_PHYSTAT_RXFLOW 0x0020
#define RGE_PHYSTAT_TXFLOW 0x0040
#define RGE_PHYSTAT_2500MBPS 0x0400
#define RGE_PHYSTAT_5000MBPS 0x1000
#define RGE_PHYSTAT_10000MBPS 0x4000
#define RGE_EPHYAR_DATA_MASK 0x0000ffff
#define RGE_EPHYAR_BUSY 0x80000000
#define RGE_EPHYAR_ADDR_MASK 0x0000007f
#define RGE_EPHYAR_ADDR_SHIFT 16
#define RGE_TXSTART_START 0x0001
#define RGE_MACOCP_DATA_MASK 0x0000ffff
#define RGE_MACOCP_BUSY 0x80000000
#define RGE_MACOCP_ADDR_SHIFT 16
#define RGE_PHYOCP_DATA_MASK 0x0000ffff
#define RGE_PHYOCP_BUSY 0x80000000
#define RGE_PHYOCP_ADDR_SHIFT 16
#define RGE_DLLPR_PFM_EN 0x40
#define RGE_DLLPR_TX_10M_PS_EN 0x80
#define RGE_MCUCMD_RXFIFO_EMPTY 0x10
#define RGE_MCUCMD_TXFIFO_EMPTY 0x20
#define RGE_MCUCMD_IS_OOB 0x80
#define RGE_CPLUSCMD_RXCSUM 0x0020
#define RGE_TX_NSEGS 32
#define RGE_TX_LIST_CNT 1024
#define RGE_RX_LIST_CNT 1024
#define RGE_ALIGN 256
#define RGE_TX_LIST_SZ (sizeof(struct rge_tx_desc) * RGE_TX_LIST_CNT)
#define RGE_RX_LIST_SZ (sizeof(struct rge_rx_desc) * RGE_RX_LIST_CNT)
#define RGE_NEXT_TX_DESC(x) (((x) + 1) % RGE_TX_LIST_CNT)
#define RGE_NEXT_RX_DESC(x) (((x) + 1) % RGE_RX_LIST_CNT)
#define RGE_ADDR_LO(y) ((uint64_t) (y) & 0xffffffff)
#define RGE_ADDR_HI(y) ((uint64_t) (y) >> 32)
#define RGE_ADV_2500TFDX 0x0080
#define RGE_ADV_5000TFDX 0x0100
#define RGE_ADV_10000TFDX 0x1000
struct rge_tx_desc {
uint32_t rge_cmdsts;
uint32_t rge_extsts;
uint64_t rge_addr;
uint32_t reserved[4];
} __packed __aligned(16);
#define RGE_TDCMDSTS_COLL 0x000f0000
#define RGE_TDCMDSTS_EXCESSCOLL 0x00100000
#define RGE_TDCMDSTS_TXERR 0x00800000
#define RGE_TDCMDSTS_EOF 0x10000000
#define RGE_TDCMDSTS_SOF 0x20000000
#define RGE_TDCMDSTS_EOR 0x40000000
#define RGE_TDCMDSTS_OWN 0x80000000
#define RGE_TDEXTSTS_VTAG 0x00020000
#define RGE_TDEXTSTS_IPCSUM 0x20000000
#define RGE_TDEXTSTS_TCPCSUM 0x40000000
#define RGE_TDEXTSTS_UDPCSUM 0x80000000
struct rge_rx_desc {
union {
struct {
uint32_t rsvd0;
uint32_t rsvd1;
} rx_qword0;
} lo_qword0;
union {
struct {
uint32_t rss;
uint16_t length;
uint16_t hdr_info;
} rx_qword1;
struct {
uint32_t rsvd2;
uint32_t rsvd3;
} rx_qword2;
} lo_qword1;
union {
uint64_t rge_addr;
struct {
uint64_t timestamp;
} rx_timestamp;
struct {
uint32_t rsvd4;
uint32_t rsvd5;
} rx_qword3;
} hi_qword0;
union {
struct {
uint32_t rge_extsts;
uint32_t rge_cmdsts;
} rx_qword4;
struct {
uint16_t rsvd6;
uint16_t rsvd7;
uint32_t rsvd8;
} rx_ptp;
} hi_qword1;
} __packed __aligned(16);
#define RGE_RDCMDSTS_RXERRSUM 0x00100000
#define RGE_RDCMDSTS_EOF 0x01000000
#define RGE_RDCMDSTS_SOF 0x02000000
#define RGE_RDCMDSTS_EOR 0x40000000
#define RGE_RDCMDSTS_OWN 0x80000000
#define RGE_RDCMDSTS_FRAGLEN 0x00003fff
#define RGE_RDEXTSTS_VTAG 0x00010000
#define RGE_RDEXTSTS_VLAN_MASK 0x0000ffff
#define RGE_RDEXTSTS_TCPCSUMERR 0x01000000
#define RGE_RDEXTSTS_UDPCSUMERR 0x02000000
#define RGE_RDEXTSTS_IPCSUMERR 0x04000000
#define RGE_RDEXTSTS_TCPPKT 0x10000000
#define RGE_RDEXTSTS_UDPPKT 0x20000000
#define RGE_RDEXTSTS_IPV4 0x40000000
#define RGE_RDEXTSTS_IPV6 0x80000000
struct rge_stats {
uint64_t rge_tx_ok;
uint64_t rge_rx_ok;
uint64_t rge_tx_er;
uint32_t rge_rx_er;
uint16_t rge_miss_pkt;
uint16_t rge_fae;
uint32_t rge_tx_1col;
uint32_t rge_tx_mcol;
uint64_t rge_rx_ok_phy;
uint64_t rge_rx_ok_brd;
uint32_t rge_rx_ok_mul;
uint16_t rge_tx_abt;
uint16_t rge_tx_undrn;
} __packed __aligned(sizeof(uint64_t));
#define RGE_STATS_ALIGNMENT 64
struct rge_txq {
struct mbuf *txq_mbuf;
bus_dmamap_t txq_dmamap;
int txq_descidx;
};
struct rge_rxq {
struct mbuf *rxq_mbuf;
bus_dmamap_t rxq_dmamap;
};
struct rge_tx {
struct rge_txq rge_txq[RGE_TX_LIST_CNT];
int rge_txq_prodidx;
int rge_txq_considx;
bus_dma_segment_t rge_tx_listseg;
int rge_tx_listnseg;
bus_dmamap_t rge_tx_list_map;
struct rge_tx_desc *rge_tx_list;
};
struct rge_rx {
struct rge_rxq rge_rxq[RGE_RX_LIST_CNT];
int rge_rxq_prodidx;
int rge_rxq_considx;
struct if_rxring rge_rx_ring;
bus_dma_segment_t rge_rx_listseg;
int rge_rx_listnseg;
bus_dmamap_t rge_rx_list_map;
struct rge_rx_desc *rge_rx_list;
struct mbuf *rge_head;
struct mbuf **rge_tail;
};
struct rge_queues {
struct rge_softc *q_sc;
void *q_ihc;
int q_index;
char q_name[16];
pci_intr_handle_t q_ih;
struct rge_tx q_tx;
struct rge_rx q_rx;
};
#define RGE_MAC_R25D_1_RCODE_VER 0x0027
#define RGE_MAC_R25D_2_RCODE_VER 0x0031
#define RGE_MAC_R26_1_RCODE_VER 0x0033
#define RGE_MAC_R26_2_RCODE_VER 0x0060
#define RGE_MAC_R27_RCODE_VER 0x0036
#define RGE_MAC_R25_RCODE_VER 0x0b33
#define RGE_MAC_R25B_RCODE_VER 0x0b99
enum rge_mac_type {
MAC_UNKNOWN = 1,
MAC_R25,
MAC_R25B,
MAC_R25D_1,
MAC_R25D_2,
MAC_R26_1,
MAC_R26_2,
MAC_R27
};
#define RGE_TYPE_R25D(sc) \
((sc)->rge_type == MAC_R25D_1 || (sc)->rge_type == MAC_R25D_2)
#define RGE_TYPE_R26(sc) \
((sc)->rge_type == MAC_R26_1 || (sc)->rge_type == MAC_R26_2)
#define RGE_TIMEOUT 100
#define RGE_JUMBO_FRAMELEN 9216
#define RGE_JUMBO_MTU \
(RGE_JUMBO_FRAMELEN - ETHER_HDR_LEN - ETHER_CRC_LEN - \
ETHER_VLAN_ENCAP_LEN)
#define RGE_TXCFG_CONFIG 0x03000700
#define RGE_RXCFG_CONFIG 0x41000700
#define RGE_RXCFG_CONFIG_8125B 0x41000c00
#define RGE_RXCFG_CONFIG_8125D 0x41200c00
#define RGE_RXCFG_CONFIG_8126 0x41200d00
struct kstat;
struct rge_softc {
#ifdef __FreeBSD_version
device_t sc_dev;
#else
struct device sc_dev;
#endif
#ifdef __FreeBSD_version
struct arpcom {
struct ifnet ac_if;
u_int8_t ac_enaddr[ETHER_ADDR_LEN];
} sc_arpcom;
#else
struct arpcom sc_arpcom;
#endif
void *sc_ih;
bus_space_handle_t rge_bhandle;
bus_space_tag_t rge_btag;
bus_size_t rge_bsize;
bus_dma_tag_t sc_dmat;
#ifndef __FreeBSD_version
pci_chipset_tag_t sc_pc;
pcitag_t sc_tag;
#endif
struct ifmedia sc_media;
enum rge_mac_type rge_type;
struct rge_queues *sc_queues;
unsigned int sc_nqueues;
struct task sc_task;
struct timeout sc_timeout;
uint64_t rge_mcodever;
uint16_t rge_rcodever;
uint32_t rge_flags;
#define RGE_FLAG_MSI 0x00000001
uint32_t rge_intrs;
int rge_timerintr;
#define RGE_IMTYPE_NONE 0
#define RGE_IMTYPE_SIM 1
struct kstat *sc_kstat;
};
#define RGE_WRITE_4(sc, reg, val) \
bus_space_write_4(sc->rge_btag, sc->rge_bhandle, reg, val)
#define RGE_WRITE_2(sc, reg, val) \
bus_space_write_2(sc->rge_btag, sc->rge_bhandle, reg, val)
#define RGE_WRITE_1(sc, reg, val) \
bus_space_write_1(sc->rge_btag, sc->rge_bhandle, reg, val)
#define RGE_READ_4(sc, reg) \
bus_space_read_4(sc->rge_btag, sc->rge_bhandle, reg)
#define RGE_READ_2(sc, reg) \
bus_space_read_2(sc->rge_btag, sc->rge_bhandle, reg)
#define RGE_READ_1(sc, reg) \
bus_space_read_1(sc->rge_btag, sc->rge_bhandle, reg)
#define RGE_SETBIT_4(sc, reg, val) \
RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) | (val))
#define RGE_SETBIT_2(sc, reg, val) \
RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) | (val))
#define RGE_SETBIT_1(sc, reg, val) \
RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) | (val))
#define RGE_CLRBIT_4(sc, reg, val) \
RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) & ~(val))
#define RGE_CLRBIT_2(sc, reg, val) \
RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) & ~(val))
#define RGE_CLRBIT_1(sc, reg, val) \
RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) & ~(val))
#define RGE_EPHY_SETBIT(sc, reg, val) \
rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) | (val))
#define RGE_EPHY_CLRBIT(sc, reg, val) \
rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) & ~(val))
#define RGE_PHY_SETBIT(sc, reg, val) \
rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) | (val))
#define RGE_PHY_CLRBIT(sc, reg, val) \
rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) & ~(val))
#define RGE_MAC_SETBIT(sc, reg, val) \
rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) | (val))
#define RGE_MAC_CLRBIT(sc, reg, val) \
rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) & ~(val))
static const struct {
uint16_t reg;
uint16_t val;
} rtl8125_mac_bps[] = {
{ 0xf800, 0xe010 }, { 0xf802, 0xe012 }, { 0xf804, 0xe022 },
{ 0xf806, 0xe024 }, { 0xf808, 0xe029 }, { 0xf80a, 0xe02b },
{ 0xf80c, 0xe094 }, { 0xf80e, 0xe09d }, { 0xf810, 0xe09f },
{ 0xf812, 0xe0aa }, { 0xf814, 0xe0b5 }, { 0xf816, 0xe0c6 },
{ 0xf818, 0xe0cc }, { 0xf81a, 0xe0d1 }, { 0xf81c, 0xe0d6 },
{ 0xf81e, 0xe0d8 }, { 0xf820, 0xc602 }, { 0xf822, 0xbe00 },
{ 0xf824, 0x0000 }, { 0xf826, 0xc60f }, { 0xf828, 0x73c4 },
{ 0xf82a, 0x49b3 }, { 0xf82c, 0xf106 }, { 0xf82e, 0x73c2 },
{ 0xf830, 0xc608 }, { 0xf832, 0xb406 }, { 0xf834, 0xc609 },
{ 0xf836, 0xff80 }, { 0xf838, 0xc605 }, { 0xf83a, 0xb406 },
{ 0xf83c, 0xc605 }, { 0xf83e, 0xff80 }, { 0xf840, 0x0544 },
{ 0xf842, 0x0568 }, { 0xf844, 0xe906 }, { 0xf846, 0xcde8 },
{ 0xf848, 0xc602 }, { 0xf84a, 0xbe00 }, { 0xf84c, 0x0000 },
{ 0xf84e, 0x48c1 }, { 0xf850, 0x48c2 }, { 0xf852, 0x9c46 },
{ 0xf854, 0xc402 }, { 0xf856, 0xbc00 }, { 0xf858, 0x0a12 },
{ 0xf85a, 0xc602 }, { 0xf85c, 0xbe00 }, { 0xf85e, 0x0eba },
{ 0xf860, 0x1501 }, { 0xf862, 0xf02a }, { 0xf864, 0x1500 },
{ 0xf866, 0xf15d }, { 0xf868, 0xc661 }, { 0xf86a, 0x75c8 },
{ 0xf86c, 0x49d5 }, { 0xf86e, 0xf00a }, { 0xf870, 0x49d6 },
{ 0xf872, 0xf008 }, { 0xf874, 0x49d7 }, { 0xf876, 0xf006 },
{ 0xf878, 0x49d8 }, { 0xf87a, 0xf004 }, { 0xf87c, 0x75d2 },
{ 0xf87e, 0x49d9 }, { 0xf880, 0xf150 }, { 0xf882, 0xc553 },
{ 0xf884, 0x77a0 }, { 0xf886, 0x75c8 }, { 0xf888, 0x4855 },
{ 0xf88a, 0x4856 }, { 0xf88c, 0x4857 }, { 0xf88e, 0x4858 },
{ 0xf890, 0x48da }, { 0xf892, 0x48db }, { 0xf894, 0x49fe },
{ 0xf896, 0xf002 }, { 0xf898, 0x485a }, { 0xf89a, 0x49ff },
{ 0xf89c, 0xf002 }, { 0xf89e, 0x485b }, { 0xf8a0, 0x9dc8 },
{ 0xf8a2, 0x75d2 }, { 0xf8a4, 0x4859 }, { 0xf8a6, 0x9dd2 },
{ 0xf8a8, 0xc643 }, { 0xf8aa, 0x75c0 }, { 0xf8ac, 0x49d4 },
{ 0xf8ae, 0xf033 }, { 0xf8b0, 0x49d0 }, { 0xf8b2, 0xf137 },
{ 0xf8b4, 0xe030 }, { 0xf8b6, 0xc63a }, { 0xf8b8, 0x75c8 },
{ 0xf8ba, 0x49d5 }, { 0xf8bc, 0xf00e }, { 0xf8be, 0x49d6 },
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{ 0xf8c6, 0x49d8 }, { 0xf8c8, 0xf008 }, { 0xf8ca, 0x75d2 },
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static const uint16_t rtl8126_1_mac_bps_vals[] = {
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0x1400, 0xf00c, 0x7102, 0x4996, 0xf0fb, 0x7102, 0x4990,
0xf0fe, 0x1c1f, 0xe826, 0x7102, 0x4992, 0xf004, 0x4813,
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0xc602, 0xbe00, 0x0000, 0x6847, 0x0019, 0x041c, 0x1322
};
static const struct rge_mac_bps rtl8126_1_mac_bps = {
nitems(rtl8126_1_mac_bps_regs),
rtl8126_1_mac_bps_regs,
rtl8126_1_mac_bps_vals
};
static const uint16_t rtl8126_2_mac_bps_regs[] = {
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0xf8a0, 0xf8a2, 0xf8a4
};
static const uint16_t rtl8126_2_mac_bps_vals[] = {
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0xc213, 0x9b44, 0xc213, 0x734c, 0x48b7, 0x9b4c, 0xe008,
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0xc204, 0xc302, 0xbb00, 0x2384, 0xe092, 0xd3c0, 0xe428,
0xdc46, 0xc104, 0xc202, 0xba00, 0x234c, 0xd116, 0x6847,
0x0119, 0x041c, 0x1134
};
static const struct rge_mac_bps rtl8126_2_mac_bps = {
nitems(rtl8126_2_mac_bps_regs),
rtl8126_2_mac_bps_regs,
rtl8126_2_mac_bps_vals
};
static const uint16_t rtl8127_mac_bps_regs[] = {
0xf800, 0xf802, 0xf804, 0xf806, 0xf808, 0xf80a, 0xf80c,
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0xf81c, 0xf81e, 0xf820, 0xf822, 0xf824, 0xf826, 0xf828,
0xf82a, 0xf82c, 0xf82e, 0xf830, 0xf832, 0xf834, 0xf836,
0xf838, 0xf83a, 0xf83c, 0xf83e, 0xf840, 0xf842, 0xf844,
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0xf8e0, 0xf8e2, 0xf8e4, 0xf8e6, 0xf8e8, 0xf8ea, 0xf8ec,
0xf8ee, 0xf8f0, 0xf8f2, 0xf8f4, 0xf8f6, 0xf8f8, 0xf8fa,
0xf8fc, 0xf8fe, 0xf900, 0xf902, 0xf904, 0xf906, 0xf908,
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0xf9ce, 0xf9d0, 0xf9d2, 0xf9d4, 0xf9d6, 0xf9d8, 0xf9da,
0xf9dc, 0xf9de, 0xf9e0, 0xf9e2, 0xf9e4, 0xf9e6, 0xf9e8,
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0xf806, 0xf808, 0xf80a, 0xf80c, 0xf80e, 0xf810, 0xf812,
0xf814, 0xf816, 0xf818, 0xf81a, 0xf81c, 0xf81e, 0xf820,
0xf822, 0xf824, 0xf826, 0xf828, 0xf82a, 0xf82c, 0xf82e,
0xf830, 0xf832, 0xf834, 0xf836, 0xf838, 0xf83a, 0xf83c,
0xf83e, 0xf840, 0xf842, 0xf844, 0xf846, 0xf848, 0xf84a,
0xf84c, 0xf84e, 0xf850, 0xf852, 0xf854, 0xf856, 0xf858,
0xf85a, 0xf85c, 0xf85e, 0xf860, 0xf862, 0xf864, 0xf866,
0xf868, 0xf86a, 0xf86c, 0xf86e, 0xf870, 0xf872, 0xf874,
0xf876, 0xf878, 0xf87a, 0xf87c
};
static const uint16_t rtl8127_mac_bps_vals[] = {
0xe010, 0xe023, 0xe036, 0xe049, 0xe05c, 0xe075, 0xe0b1,
0xe117, 0xe11b, 0xe11d, 0xe11f, 0xe121, 0xe123, 0xe125,
0xe127, 0xe129, 0x7020, 0xb405, 0xb404, 0xc50f, 0x74a0,
0xc50e, 0x4025, 0xf005, 0x4850, 0x4025, 0xf002, 0xe002,
0x4809, 0xb004, 0xb005, 0xc502, 0xbd00, 0x1522, 0xd006,
0x0004, 0x7760, 0xb405, 0xb404, 0xc50f, 0x74a0, 0xc50e,
0x4025, 0xf005, 0x4850, 0x4025, 0xf002, 0xe002, 0x4879,
0xb004, 0xb005, 0xc002, 0xb800, 0x41e2, 0xd006, 0x0004,
0x7160, 0xb405, 0xb404, 0xc50f, 0x74a0, 0xc50e, 0x4025,
0xf005, 0x4850, 0x4025, 0xf002, 0xe002, 0x4819, 0xb004,
0xb005, 0xc302, 0xbb00, 0x508e, 0xd006, 0x0004, 0x7720,
0xb405, 0xb404, 0xc50f, 0x74a0, 0xc50e, 0x4025, 0xf005,
0x4850, 0x4025, 0xf002, 0xe002, 0x4879, 0xb004, 0xb005,
0xc102, 0xb900, 0x50f8, 0xd006, 0x0004, 0x61a9, 0xb403,
0xb404, 0xc313, 0x7460, 0xc312, 0x4023, 0xf005, 0x4830,
0x4023, 0xf002, 0xe003, 0x4997, 0xf003, 0xc00a, 0xe002,
0xc009, 0xb004, 0xb003, 0xc102, 0xb900, 0x34fc, 0xd006,
0x0004, 0x02af, 0x041f, 0xb407, 0xb406, 0xb405, 0xb404,
0xb403, 0xb402, 0xb401, 0xb400, 0x49d2, 0xf116, 0xc62f,
0x77c0, 0x49f9, 0xf020, 0x49fa, 0xf11e, 0x49f2, 0xf102,
0xe01b, 0x48f2, 0x9fc0, 0xc625, 0x75c2, 0x4852, 0x9dc2,
0xc122, 0x7020, 0x4801, 0x4802, 0x9820, 0xe00f, 0xc61a,
0x77c0, 0x49f2, 0xf10b, 0xc618, 0x77c0, 0x49f2, 0xf007,
0x48f2, 0x9fc0, 0xc611, 0x75c2, 0x48d2, 0x9dc2, 0xb000,
0xb001, 0xb002, 0xb003, 0xb004, 0xb005, 0xb006, 0xb007,
0x9d6c, 0xc502, 0xbd00, 0x0168, 0xe024, 0xc010, 0xd410,
0xd460, 0xb407, 0xb406, 0xb405, 0xb404, 0xb403, 0xb402,
0xb401, 0xb400, 0xc152, 0x7020, 0x4981, 0xf043, 0xc050,
0x7100, 0xb401, 0xc14c, 0x489e, 0x481d, 0x9900, 0xc24a,
0x7340, 0x49b7, 0xf135, 0xc144, 0x9900, 0xc245, 0x7340,
0xc447, 0x401c, 0xf109, 0x734c, 0x1301, 0xf12b, 0xc343,
0x9b40, 0xc33e, 0x9b40, 0xe022, 0xc63a, 0x77c0, 0x48f4,
0x48f5, 0x48f9, 0x48fa, 0x9fc0, 0xc231, 0x7344, 0x48b4,
0x9b44, 0xc22e, 0x7340, 0x4830, 0x48b1, 0x4832, 0x483c,
0x48bd, 0x48be, 0x48bf, 0x9b40, 0xc223, 0xc32a, 0x9b48,
0xc327, 0x9b46, 0xc324, 0x9b40, 0xc321, 0x9b42, 0xc31e,
0x9b40, 0xe005, 0xc113, 0x7020, 0x4881, 0x9820, 0xb001,
0xc010, 0x9900, 0xb000, 0xb001, 0xb002, 0xb003, 0xb004,
0xb005, 0xb006, 0xb007, 0x2125, 0xc102, 0xb900, 0x1a6c,
0xd410, 0xc000, 0xe86c, 0xb600, 0xb800, 0xb40a, 0xe024,
0x5a00, 0x5a81, 0x0073, 0x5a80, 0x0042, 0x0001, 0xc104,
0xc202, 0xba00, 0x1a2e, 0xc896, 0xc302, 0xbb00, 0x0000,
0xc002, 0xb800, 0x0000, 0xc002, 0xb800, 0x0000, 0xc502,
0xbd00, 0x0000, 0xc102, 0xb900, 0x0000, 0xc102, 0xb900,
0x0000, 0xc602, 0xbe00, 0x0000, 0xc602, 0xbe00, 0x0000,
0x6961, 0x0019, 0x050c, 0x140c
};
static const struct rge_mac_bps rtl8127_mac_bps = {
nitems(rtl8127_mac_bps_regs),
rtl8127_mac_bps_regs,
rtl8127_mac_bps_vals
};
static const struct {
uint16_t reg;
uint16_t val;
} mac_r25_ephy[] = {
{ 0x0004, 0xd000 }, { 0x000a, 0x8653 }, { 0x0023, 0xab66 },
{ 0x0020, 0x9455 }, { 0x0021, 0x99ff }, { 0x0029, 0xfe04 },
{ 0x0044, 0xd000 }, { 0x004a, 0x8653 }, { 0x0063, 0xab66 },
{ 0x0060, 0x9455 }, { 0x0061, 0x99ff }, { 0x0069, 0xfe04 }
}, mac_r25b_ephy[] = {
{ 0x000b, 0xa908 }, { 0x001e, 0x20eb }, { 0x0022, 0x0023 },
{ 0x0002, 0x60c2 }, { 0x0029, 0xff00 }, { 0x004b, 0xa908 },
{ 0x005e, 0x28eb }, { 0x0062, 0x0023 }, { 0x0042, 0x60c2 },
{ 0x0069, 0xff00 }
}, mac_r27_ephy[] = {
{ 0x8088, 0x0064 }, { 0x8488, 0x0064 }, { 0x8888, 0x0064 },
{ 0x8c88, 0x0064 }, { 0x8188, 0x0064 }, { 0x8588, 0x0064 },
{ 0x8988, 0x0064 }, { 0x8d88, 0x0064 }, { 0x808c, 0x09b0 },
{ 0x848c, 0x09b0 }, { 0x888c, 0x0f90 }, { 0x8c8c, 0x0f90 },
{ 0x818c, 0x09b0 }, { 0x858c, 0x09b0 }, { 0x898c, 0x0f90 },
{ 0x8d8c, 0x0f90 }, { 0x808a, 0x09b8 }, { 0x848a, 0x09b8 },
{ 0x888a, 0x0f98 }, { 0x8c8a, 0x0f98 }, { 0x818a, 0x09b8 },
{ 0x858a, 0x09b8 }, { 0x898a, 0x0f98 }, { 0x8d8a, 0x0f98 },
{ 0x9020, 0x0080 }, { 0x9420, 0x0080 }, { 0x9820, 0x0080 },
{ 0x9c20, 0x0080 }, { 0x901e, 0x0190 }, { 0x941e, 0x0190 },
{ 0x981e, 0x0140 }, { 0x9c1e, 0x0140 }, { 0x901c, 0x0190 },
{ 0x941c, 0x0190 }, { 0x981c, 0x0140 }, { 0x9c1c, 0x0140 }
};
static const struct {
uint16_t reg;
uint16_t val;
} mac_r25d_2_mcu[] = {
{ 0xa436, 0x8023 }, { 0xa438, 0x3801 }, { 0xa436, 0xb82e },
{ 0xa438, 0x0001 }, { 0xb820, 0x0090 }, { 0xa436, 0xa016 },
{ 0xa438, 0x0000 }, { 0xa436, 0xa012 }, { 0xa438, 0x0000 },
{ 0xa436, 0xa014 }, { 0xa438, 0x1800 }, { 0xa438, 0x8010 },
{ 0xa438, 0x1800 }, { 0xa438, 0x808e }, { 0xa438, 0x1800 },
{ 0xa438, 0x80d6 }, { 0xa438, 0x1800 }, { 0xa438, 0x81e2 },
{ 0xa438, 0x1800 }, { 0xa438, 0x81e2 }, { 0xa438, 0x1800 },
{ 0xa438, 0x81e2 }, { 0xa438, 0x1800 }, { 0xa438, 0x81e2 },
{ 0xa438, 0x1800 }, { 0xa438, 0x81e2 }, { 0xa438, 0xd500 },
{ 0xa438, 0xc48d }, { 0xa438, 0xd504 }, { 0xa438, 0x8d03 },
{ 0xa438, 0xd701 }, { 0xa438, 0x4045 }, { 0xa438, 0xad02 },
{ 0xa438, 0xd504 }, { 0xa438, 0xd706 }, { 0xa438, 0x2529 },
{ 0xa438, 0x8021 }, { 0xa438, 0xd718 }, { 0xa438, 0x607b },
{ 0xa438, 0x40da }, { 0xa438, 0xf019 }, { 0xa438, 0x459a },
{ 0xa438, 0xf03f }, { 0xa438, 0xd718 }, { 0xa438, 0x62bb },
{ 0xa438, 0xbb01 }, { 0xa438, 0xd75e }, { 0xa438, 0x6231 },
{ 0xa438, 0x0cf0 }, { 0xa438, 0x0c10 }, { 0xa438, 0xd501 },
{ 0xa438, 0xce01 }, { 0xa438, 0xd70c }, { 0xa438, 0x6147 },
{ 0xa438, 0x8480 }, { 0xa438, 0x8440 }, { 0xa438, 0x8420 },
{ 0xa438, 0xa410 }, { 0xa438, 0xce00 }, { 0xa438, 0xd505 },
{ 0xa438, 0x0c0f }, { 0xa438, 0x0808 }, { 0xa438, 0xf002 },
{ 0xa438, 0xa4f0 }, { 0xa438, 0xf03c }, { 0xa438, 0xbb02 },
{ 0xa438, 0xd75e }, { 0xa438, 0x6231 }, { 0xa438, 0x0cf0 },
{ 0xa438, 0x0c20 }, { 0xa438, 0xd501 }, { 0xa438, 0xce01 },
{ 0xa438, 0xd70c }, { 0xa438, 0x6147 }, { 0xa438, 0x8480 },
{ 0xa438, 0x8440 }, { 0xa438, 0xa420 }, { 0xa438, 0x8410 },
{ 0xa438, 0xce00 }, { 0xa438, 0xd505 }, { 0xa438, 0x0c0f },
{ 0xa438, 0x0804 }, { 0xa438, 0xf002 }, { 0xa438, 0xa4f0 },
{ 0xa438, 0xf028 }, { 0xa438, 0xbb04 }, { 0xa438, 0xd75e },
{ 0xa438, 0x6231 }, { 0xa438, 0x0cf0 }, { 0xa438, 0x0c40 },
{ 0xa438, 0xd501 }, { 0xa438, 0xce01 }, { 0xa438, 0xd70c },
{ 0xa438, 0x6147 }, { 0xa438, 0x8480 }, { 0xa438, 0xa440 },
{ 0xa438, 0x8420 }, { 0xa438, 0x8410 }, { 0xa438, 0xce00 },
{ 0xa438, 0xd505 }, { 0xa438, 0x0c0f }, { 0xa438, 0x0802 },
{ 0xa438, 0xf002 }, { 0xa438, 0xa4f0 }, { 0xa438, 0xf014 },
{ 0xa438, 0xbb08 }, { 0xa438, 0xd75e }, { 0xa438, 0x6231 },
{ 0xa438, 0x0cf0 }, { 0xa438, 0x0c80 }, { 0xa438, 0xd501 },
{ 0xa438, 0xce01 }, { 0xa438, 0xd70c }, { 0xa438, 0x6147 },
{ 0xa438, 0xa480 }, { 0xa438, 0x8440 }, { 0xa438, 0x8420 },
{ 0xa438, 0x8410 }, { 0xa438, 0xce00 }, { 0xa438, 0xd505 },
{ 0xa438, 0x0c0f }, { 0xa438, 0x0801 }, { 0xa438, 0xf002 },
{ 0xa438, 0xa4f0 }, { 0xa438, 0xce00 }, { 0xa438, 0xd500 },
{ 0xa438, 0x1000 }, { 0xa438, 0x1a8a }, { 0xa438, 0x1000 },
{ 0xa438, 0x1829 }, { 0xa438, 0xd73e }, { 0xa438, 0x6074 },
{ 0xa438, 0xd718 }, { 0xa438, 0x5f2d }, { 0xa438, 0x1000 },
{ 0xa438, 0x81b7 }, { 0xa438, 0x1000 }, { 0xa438, 0x1a8a },
{ 0xa438, 0x1000 }, { 0xa438, 0x1829 }, { 0xa438, 0xd73e },
{ 0xa438, 0x7f74 }, { 0xa438, 0x1000 }, { 0xa438, 0x81ce },
{ 0xa438, 0x1000 }, { 0xa438, 0x1a8a }, { 0xa438, 0x1000 },
{ 0xa438, 0x1829 }, { 0xa438, 0xd718 }, { 0xa438, 0x5f6d },
{ 0xa438, 0x1800 }, { 0xa438, 0x1660 }, { 0xa438, 0xd75e },
{ 0xa438, 0x68b1 }, { 0xa438, 0xd504 }, { 0xa438, 0xd71e },
{ 0xa438, 0x667b }, { 0xa438, 0x645a }, { 0xa438, 0x6239 },
{ 0xa438, 0x0cf0 }, { 0xa438, 0x0c10 }, { 0xa438, 0xd505 },
{ 0xa438, 0x0c0f }, { 0xa438, 0x0808 }, { 0xa438, 0xd501 },
{ 0xa438, 0xce01 }, { 0xa438, 0xd70c }, { 0xa438, 0x60c7 },
{ 0xa438, 0x8480 }, { 0xa438, 0x8440 }, { 0xa438, 0x8420 },
{ 0xa438, 0xa410 }, { 0xa438, 0xf032 }, { 0xa438, 0xa4f0 },
{ 0xa438, 0xf030 }, { 0xa438, 0x0cf0 }, { 0xa438, 0x0c20 },
{ 0xa438, 0xd505 }, { 0xa438, 0x0c0f }, { 0xa438, 0x0804 },
{ 0xa438, 0xd501 }, { 0xa438, 0xce01 }, { 0xa438, 0xd70c },
{ 0xa438, 0x60c7 }, { 0xa438, 0x8480 }, { 0xa438, 0x8440 },
{ 0xa438, 0xa420 }, { 0xa438, 0x8410 }, { 0xa438, 0xf022 },
{ 0xa438, 0xa4f0 }, { 0xa438, 0xf020 }, { 0xa438, 0x0cf0 },
{ 0xa438, 0x0c40 }, { 0xa438, 0xd505 }, { 0xa438, 0x0c0f },
{ 0xa438, 0x0802 }, { 0xa438, 0xd501 }, { 0xa438, 0xce01 },
{ 0xa438, 0xd70c }, { 0xa438, 0x60c7 }, { 0xa438, 0x8480 },
{ 0xa438, 0xa440 }, { 0xa438, 0x8420 }, { 0xa438, 0x8410 },
{ 0xa438, 0xf012 }, { 0xa438, 0xa4f0 }, { 0xa438, 0xf010 },
{ 0xa438, 0x0cf0 }, { 0xa438, 0x0c80 }, { 0xa438, 0xd505 },
{ 0xa438, 0x0c0f }, { 0xa438, 0x0801 }, { 0xa438, 0xd501 },
{ 0xa438, 0xce01 }, { 0xa438, 0xd70c }, { 0xa438, 0x60c7 },
{ 0xa438, 0xa480 }, { 0xa438, 0x8440 }, { 0xa438, 0x8420 },
{ 0xa438, 0x8410 }, { 0xa438, 0xf002 }, { 0xa438, 0xa4f0 },
{ 0xa438, 0x1800 }, { 0xa438, 0x168c }, { 0xa438, 0xd500 },
{ 0xa438, 0xd706 }, { 0xa438, 0x2529 }, { 0xa438, 0x80e0 },
{ 0xa438, 0xd718 }, { 0xa438, 0x607b }, { 0xa438, 0x40da },
{ 0xa438, 0xf00f }, { 0xa438, 0x431a }, { 0xa438, 0xf021 },
{ 0xa438, 0xd718 }, { 0xa438, 0x617b }, { 0xa438, 0x1000 },
{ 0xa438, 0x1a8a }, { 0xa438, 0x1000 }, { 0xa438, 0x1b1a },
{ 0xa438, 0xd718 }, { 0xa438, 0x608e }, { 0xa438, 0xd73e },
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