WARN_ON_ONCE
if (WARN_ON_ONCE(i >= HQD_N_REGS)) \
WARN_ON_ONCE(i != HQD_N_REGS);
WARN_ON_ONCE(i != HQD_N_REGS);
if (WARN_ON_ONCE(i >= HQD_N_REGS)) \
WARN_ON_ONCE(i != HQD_N_REGS);
WARN_ON_ONCE(i != HQD_N_REGS);
WARN_ON_ONCE(bo->tbo.mem.mem_type == TTM_PL_SYSTEM);
WARN_ON_ONCE(!ww_mutex_is_locked(&bo->tbo.resv->lock) &&
WARN_ON_ONCE(bo->tbo.mem.start == AMDGPU_BO_INVALID_OFFSET);
WARN_ON_ONCE(bo->tbo.mem.mem_type == TTM_PL_VRAM &&
if (WARN_ON_ONCE(min_offset > max_offset))
WARN_ON_ONCE(max_offset <
if (WARN_ON_ONCE(ndw > ring->max_dw))
if (WARN_ON_ONCE(align > sa_manager->align))
if (WARN_ON_ONCE(size > sa_manager->size))
if (WARN_ON_ONCE(abo->pin_count > 0))
if (WARN_ON_ONCE(!fault_hash))
WARN_ON_ONCE(r < 0);
if (!WARN_ON_ONCE(r < 0)) {
WARN_ON_ONCE(fault_hash->count < 0);
WARN_ON_ONCE(plane->state->fb != plane_state->fb);
WARN_ON_ONCE(plane->state->crtc_x != plane_state->crtc_x);
WARN_ON_ONCE(plane->state->crtc_y != plane_state->crtc_y);
WARN_ON_ONCE(plane->state->src_x != plane_state->src_x);
WARN_ON_ONCE(plane->state->src_y != plane_state->src_y);
WARN_ON_ONCE(1);
WARN_ON_ONCE(1);
WARN_ON_ONCE(1);
if (WARN_ON_ONCE(map_len > 8))
if (WARN_ON_ONCE(fb->dev != dev || !fb->format))
WARN_ON_ONCE(dev->max_vblank_count != 0);
if (WARN_ON_ONCE(!dev->num_crtcs))
WARN_ON_ONCE(cur_vblank != vblank->last);
WARN_ON_ONCE(drm_drv_uses_atomic_modeset(dev));
if (WARN_ON_ONCE(state.event != PM_EVENT_SUSPEND &&
if (WARN_ON_ONCE(!(dev_priv->gt_pm.rc6.enabled && HAS_RC6(dev_priv))))
if (WARN_ON_ONCE(!HAS_RUNTIME_PM(dev_priv)))
WARN_ON_ONCE(atomic_read(&dev_priv->runtime_pm.wakeref_count));
if (WARN_ON_ONCE(!HAS_RUNTIME_PM(dev_priv)))
WARN_ON_ONCE(atomic_read(&dev_priv->runtime_pm.wakeref_count));
WARN_ON_ONCE(set_pages_array_wb(stack.pages, stack.nr));
if (WARN_ON_ONCE(slice >= NUM_L3_SLICES(dev_priv)))
WARN_ON_ONCE(INTEL_GEN(dev_priv) >= 11);
WARN_ON_ONCE(rps->pm_iir);
WARN_ON_ONCE(gen11_reset_one_iir(dev_priv, 0, GEN11_GTPM));
WARN_ON_ONCE(I915_READ(gen6_pm_iir(dev_priv)) & dev_priv->pm_rps_events);
WARN_ON_ONCE(I915_READ(gen6_pm_iir(dev_priv)) &
if (WARN_ON_ONCE(status_mask & PIPE_A_PSR_STATUS_VLV))
if (WARN_ON_ONCE(status_mask & PIPE_B_PSR_STATUS_VLV))
if (WARN_ON_ONCE(!engine))
if (WARN_ON_ONCE(!engine)) {
if (WARN_ON_ONCE(!HAS_DDI(dev_priv)))
if (WARN_ON_ONCE(!IS_GEN9_LP(dev_priv)))
WARN_ON_ONCE(IS_SKYLAKE(dev_priv) && vco == 8640000);
if (WARN_ON_ONCE(!dev_priv->display.set_cdclk))
if (WARN_ON_ONCE(!ddi_translations))
if (WARN_ON_ONCE(level >= n_entries))
if (WARN_ON_ONCE(!ddi_translations))
if (WARN_ON_ONCE(level >= n_entries))
if (WARN_ON_ONCE(!ddi_translations))
if (WARN_ON_ONCE(level >= n_entries))
if (WARN_ON_ONCE(!ddi_translations))
if (WARN_ON_ONCE(level >= n_entries))
if (WARN_ON_ONCE(n_entries == 0))
if (WARN_ON_ONCE(level >= n_entries))
if (WARN_ON_ONCE(platform >= ARRAY_SIZE(platform_names) ||
WARN_ON_ONCE(output_types != 0);
if (WARN_ON_ONCE(!crtc_clock || max_dotclk < crtc_clock))
if (WARN_ON_ONCE(!target_freq))
WARN_ON_ONCE(intel_dp->active_mst_links < 0);
# define _WAIT_FOR_ATOMIC_CHECK(ATOMIC) WARN_ON_ONCE((ATOMIC) && !in_atomic())
WARN_ON_ONCE(hex_dump_to_buffer(buf + pos, len - pos,
WARN_ON_ONCE(engine->stats.enabled == 0);
WARN_ON_ONCE((mcr & mcr_slice_subslice_mask) !=
if (WARN_ON_ONCE((stride & (64 - 1)) != 0))
WARN_ON_ONCE(xchg(&db->cookie, cookie + 1 ?: cookie + 2) != cookie);
if (WARN_ON_ONCE(htotal == 0))
WARN_ON_ONCE(timeout_base_ms > 3);
if (WARN_ON_ONCE(i >= ARRAY_SIZE(dev_priv->gt_pm.rc6.cur_residency)))
WARN_ON_ONCE(power_well->desc->id != VLV_DISP_PW_DPIO_CMN_BC &&
WARN_ON_ONCE(power_well->desc->id != VLV_DISP_PW_DPIO_CMN_BC &&
if (WARN_ON_ONCE(state & ~dev_priv->csr.allowed_dc_mask))
WARN_ON_ONCE(INTEL_GEN(dev_priv) < 4);
if (WARN_ON_ONCE(wa->count >= I915_MAX_WA_REGS)) {
if (WARN_ON_ONCE(msg->size > 12))
default: WARN_ON_ONCE(1); return "radeon.unk";
if (WARN_ON_ONCE(!to_radeon_fence(&fence->base)))
WARN_ON_ONCE(max_offset <
WARN_ON_ONCE(!list_empty(&bo->va));
if (WARN_ON_ONCE(rbo->pin_count > 0))
WARN_ON_ONCE(is_iomem);
if (WARN_ON_ONCE(!mutex_is_locked(&vgasr_priv->mux_hw_lk)))