LII_WRITE_4
LII_WRITE_4(sc, LII_MHT, hashes[0]);
LII_WRITE_4(sc, LII_MHT + 4, hashes[1]);
LII_WRITE_4(sc, LII_MACC, val);
LII_WRITE_4(sc, LII_SMC, SMC_SOFT_RST);
LII_WRITE_4(sc, LII_PHYC, PHYC_ENABLE);
LII_WRITE_4(sc, 0x12fc, 0x00006500);
LII_WRITE_4(sc, 0x1008, 0x00008000 |
LII_WRITE_4(sc, LII_SFC, val & ~(SFC_EN_VPD));
LII_WRITE_4(sc, LII_SF_DATA, 0);
LII_WRITE_4(sc, LII_SF_ADDR, reg);
LII_WRITE_4(sc, LII_SFC, v);
LII_WRITE_4(sc, LII_SFC, v);
LII_WRITE_4(sc, LII_MDIOC, val);
LII_WRITE_4(sc, LII_MDIOC, val);
LII_WRITE_4(sc, LII_MACC, val);
LII_WRITE_4(sc, LII_ISR, 0xffffffff);
LII_WRITE_4(sc, LII_DESC_BASE_ADDR_HI, 0);
LII_WRITE_4(sc, LII_RXD_BASE_ADDR_LO,
LII_WRITE_4(sc, LII_TXS_BASE_ADDR_LO,
LII_WRITE_4(sc, LII_TXD_BASE_ADDR_LO,
LII_WRITE_4(sc, LII_MIPFG, 0x60405060);
LII_WRITE_4(sc, LII_MHDC, 0x07a0f037 |
LII_WRITE_4(sc, LII_MTU, ETHER_MAX_LEN + ETHER_VLAN_ENCAP_LEN);
LII_WRITE_4(sc, LII_TX_CUT_THRESH, 0x177);
LII_WRITE_4(sc, LII_SMC, LII_READ_4(sc, LII_SMC) | SMC_MANUAL_INT);
LII_WRITE_4(sc, LII_ISR, 0x3fffffff);
LII_WRITE_4(sc, LII_ISR, 0);
LII_WRITE_4(sc, LII_MACC, val);
LII_WRITE_4(sc, LII_MAC_ADDR_0, letoh32((sc->sc_ac.ac_enaddr[2] << 24) |
LII_WRITE_4(sc, LII_MAC_ADDR_1,
LII_WRITE_4(sc, LII_IMR, IMR_NORMAL_MASK);
LII_WRITE_4(sc, LII_IMR, 0);
LII_WRITE_4(sc, LII_ISR, status | ISR_DIS_INT);
LII_WRITE_4(sc, LII_ISR, 0);
LII_WRITE_4(sc, LII_MB_RXD_RD_IDX, sc->sc_rxcur);