readl
return ops->readl(handle, offset);
u_int32_t (*readl)(void *, u_int32_t);
readl(pcie_index_offset);
readl(pcie_index_hi_offset);
r = readl(pcie_data_offset);
readl(pcie_index_hi_offset);
readl(pcie_index_offset);
r = readl(pcie_data_offset);
readl(pcie_index_offset);
r |= ((u64)readl(pcie_data_offset) << 32);
readl(pcie_index_offset);
readl(pcie_index_hi_offset);
r = readl(pcie_data_offset);
readl(pcie_index_offset);
readl(pcie_index_hi_offset);
r |= ((u64)readl(pcie_data_offset) << 32);
readl(pcie_index_hi_offset);
readl(pcie_index_offset);
readl(pcie_data_offset);
readl(pcie_index_offset);
readl(pcie_index_hi_offset);
readl(pcie_data_offset);
readl(pcie_index_hi_offset);
readl(pcie_index_offset);
readl(pcie_data_offset);
readl(pcie_index_offset);
readl(pcie_data_offset);
readl(pcie_index_offset);
readl(pcie_index_hi_offset);
readl(pcie_data_offset);
readl(pcie_index_offset);
readl(pcie_index_hi_offset);
readl(pcie_data_offset);
readl(pcie_index_hi_offset);
ret = readl(((void __iomem *)adev->rmmio) + (reg * 4));
ret = readl(((void __iomem *)adev->rmmio) + (reg * 4));
readl(pcie_index_offset);
r = readl(pcie_data_offset);
return readl(adev->doorbell.cpu_addr + index);
tmp = readl(scratch_reg1);
tmp = readl(scratch_reg1);
ret = readl(scratch_reg0);
readl(regset->base + regset->regs[i].offset));
dev_priv->vgpu.caps = readl(shared_area + vgtif_offset(vgt_caps));
#define fw_ack(d) readl((d)->reg_ack)
readl(base + i915_mmio_reg_offset(reg))
val = readl(reg);
if (wait_for(readl(reg) == 0, 100)) {
engine->name, r->name, readl(reg), fw_domains);
#define readl_relaxed(p) readl(p)
return readl(rdev->doorbell.ptr + index);
ret = readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
readl((void __iomem *)ptr);
readl((void __iomem *)ptr);
return readl(((void __iomem *)rdev->rmmio) + reg);