mue_csr_write
mue_csr_write(sc, reg, rxfilt);
mue_csr_write(sc, reg, mue_csr_read(sc, reg) | (x))
mue_csr_write(sc, reg, mue_csr_read(sc, reg) & ~(x))
mue_csr_write(sc, MUE_MII_ACCESS, MUE_MII_ACCESS_READ |
mue_csr_write(sc, MUE_MII_DATA, data);
mue_csr_write(sc, MUE_MII_ACCESS, MUE_MII_ACCESS_WRITE |
mue_csr_write(sc, (sc->mue_flags & LAN7500) ?
mue_csr_write(sc, MUE_FLOW, flow);
mue_csr_write(sc, MUE_E2P_CMD, MUE_E2P_CMD_READ | MUE_E2P_CMD_BUSY |
mue_csr_write(sc, MUE_HW_CFG, val);
mue_csr_write(sc, MUE_DP_SEL,
mue_csr_write(sc, MUE_DP_ADDR, addr + i);
mue_csr_write(sc, MUE_DP_DATA, data[i]);
mue_csr_write(sc, MUE_DP_CMD, MUE_DP_CMD_WRITE);
mue_csr_write(sc, MUE_LTM_INDEX(i), idx[i]);
mue_csr_write(sc, MUE_BURST_CAP,
mue_csr_write(sc, MUE_BULK_IN_DELAY, MUE_DEFAULT_BULKIN_DELAY);
mue_csr_write(sc, MUE_FCT_RX_FIFO_END, 0x27);
mue_csr_write(sc, MUE_FCT_TX_FIFO_END, 0x17);
mue_csr_write(sc, MUE_7800_BURST_CAP, val);
mue_csr_write(sc, MUE_7800_BULK_IN_DELAY,
mue_csr_write(sc, MUE_INT_STATUS, 0xffffffff);
mue_csr_write(sc, (sc->mue_flags & LAN7500) ?
mue_csr_write(sc, MUE_FLOW, 0);
mue_csr_write(sc, MUE_RX_ADDRL, val);
mue_csr_write(sc, reg + 4, val);
mue_csr_write(sc, MUE_RX_ADDRH, val);
mue_csr_write(sc, reg, val | MUE_ADDR_FILTX_VALID);
int mue_csr_write(struct mue_softc *, uint32_t, uint32_t);