sys/dev/pci/drm/amd/include/asic_reg/uvd/uvd_3_1_sh_mask.h

577

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x40

sys/dev/pci/drm/amd/include/asic_reg/uvd/uvd_4_0_sh_mask.h

656

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/uvd/uvd_4_2_sh_mask.h

583

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x40

sys/dev/pci/drm/amd/include/asic_reg/uvd/uvd_5_0_sh_mask.h

615

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x40

sys/dev/pci/drm/amd/include/asic_reg/uvd/uvd_6_0_sh_mask.h

617

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x40

sys/dev/pci/drm/amd/include/asic_reg/uvd/uvd_7_0_sh_mask.h

699

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_1_0_sh_mask.h

1223

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_2_0_0_sh_mask.h

2829

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_2_5_sh_mask.h

1834

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_2_6_0_sh_mask.h

3494

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_3_0_0_sh_mask.h

2553

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_4_0_0_sh_mask.h

3755

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_4_0_3_sh_mask.h

3790

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_4_0_5_sh_mask.h

3621

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L

sys/dev/pci/drm/amd/include/asic_reg/vcn/vcn_5_0_0_sh_mask.h

3311

#define UVD_SOFT_RESET__CXW_SOFT_RESET_MASK 0x00000040L