GET_5380_REG
if (GET_5380_REG(NCR5380_DMSTAT) & SC_IRQ_SET) {
#define scsi_ipending() (GET_5380_REG(NCR5380_DMSTAT) & SC_IRQ_SET)
while ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ) == 0 && --timeout)
return GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ;
while ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ) && --timeout)
return (GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ) == 0;
target_mask = GET_5380_REG(NCR5380_DATA) & ~SC_HOST_ID;
while ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_SEL) && (len > 0)) {
if (GET_5380_REG(NCR5380_IDSTAT) & SC_S_SEL) {
if ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) == 0) {
if ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) == 0) {
if (((GET_5380_REG(NCR5380_IDSTAT) >> 2) & 7) != ph) {
*data++ = GET_5380_REG(NCR5380_DATA);
if ((tmp = GET_5380_REG(NCR5380_IDSTAT)) & SC_S_REQ)
dmstat = GET_5380_REG(NCR5380_DMSTAT);
if ((phase = GET_5380_REG(NCR5380_IDSTAT)) & SC_S_REQ)
if (((GET_5380_REG(NCR5380_IDSTAT) >> 2) & 7) != phase)
GET_5380_REG(NCR5380_DATA);
if ((phase = GET_5380_REG(NCR5380_IDSTAT)) & SC_S_REQ) {
if ((GET_5380_REG(NCR5380_IDSTAT) & (SC_S_SEL|SC_S_IO)) ==
idstat = GET_5380_REG(NCR5380_IDSTAT);
dmstat = GET_5380_REG(NCR5380_DMSTAT);
if ((GET_5380_REG(NCR5380_IDSTAT) & (SC_S_SEL|SC_S_IO))
while ((GET_5380_REG(NCR5380_ICOM) & SC_AIP) == 0 && --cnt)
if ((GET_5380_REG(NCR5380_ICOM) & SC_AIP) == 0) {
if (GET_5380_REG(NCR5380_ICOM) & SC_LA) {
tmp[0] = GET_5380_REG(NCR5380_DATA);
if (GET_5380_REG(NCR5380_ICOM) & SC_LA) {
if (GET_5380_REG(NCR5380_ICOM) & SC_LA) {
while ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) == 0 && --cnt)
if ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) == 0) {
if ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) == 0) {
if (GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY)
tmp = GET_5380_REG(NCR5380_IDSTAT);
int i = GET_5380_REG(NCR5380_IRCV); \
#define scsi_ipending() (GET_5380_REG(NCR5380_DMSTAT) & SC_IRQ_SET)
GET_5380_REG(NCR5380_IRCV);
SET_5380_REG(NCR5380_MODE, GET_5380_REG(NCR5380_MODE) & ~SC_M_DMA);
dmstat = GET_5380_REG(NCR5380_DMSTAT);
idstat = GET_5380_REG(NCR5380_IDSTAT);
while (GET_5380_REG(NCR5380_DMSTAT) & SC_DMA_REQ) {
while ( ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) == 0)
SET_5380_REG(NCR5380_ICOM, GET_5380_REG(NCR5380_ICOM)|SC_ADTB);
SET_5380_REG(NCR5380_MODE, GET_5380_REG(NCR5380_MODE)|SC_M_DMA);
SET_5380_REG(NCR5380_MODE, GET_5380_REG(NCR5380_MODE)|SC_M_DMA);
SET_5380_REG(NCR5380_MODE, GET_5380_REG(NCR5380_MODE) & ~SC_M_DMA);
while (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ) && --timeout)
return (GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ);
while ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ) && --timeout)
return (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_REQ));
target_mask = GET_5380_REG(NCR5380_DATA) & ~SC_HOST_ID;
while ((GET_5380_REG(NCR5380_IDSTAT) & SC_S_SEL) && (len > 0)) {
if (GET_5380_REG(NCR5380_IDSTAT) & SC_S_SEL) {
if (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY)) {
if (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY)) {
if (((GET_5380_REG(NCR5380_IDSTAT) >> 2) & 7) != ph) {
*data++ = GET_5380_REG(NCR5380_DATA);
if ((tmp = GET_5380_REG(NCR5380_IDSTAT)) & SC_S_REQ)
dmstat = GET_5380_REG(NCR5380_DMSTAT);
if ((phase = GET_5380_REG(NCR5380_IDSTAT)) & SC_S_REQ)
if (((GET_5380_REG(NCR5380_IDSTAT) >> 2) & 7) != phase)
GET_5380_REG(NCR5380_DATA);
if ((phase = GET_5380_REG(NCR5380_IDSTAT)) & SC_S_REQ) {
if ((GET_5380_REG(NCR5380_IDSTAT) & (SC_S_SEL|SC_S_IO))
idstat = GET_5380_REG(NCR5380_IDSTAT);
dmstat = GET_5380_REG(NCR5380_DMSTAT);
if ((GET_5380_REG(NCR5380_IDSTAT) & (SC_S_SEL|SC_S_IO))
while (!(GET_5380_REG(NCR5380_ICOM) & SC_AIP) && --cnt)
if (!(GET_5380_REG(NCR5380_ICOM) & SC_AIP)) {
if (GET_5380_REG(NCR5380_ICOM) & SC_LA) {
tmp[0] = GET_5380_REG(NCR5380_DATA);
if (GET_5380_REG(NCR5380_ICOM) & SC_LA) {
if (GET_5380_REG(NCR5380_ICOM) & SC_LA) {
while (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY) && --cnt)
if (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY)) {
if (!(GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY)) {
if (GET_5380_REG(NCR5380_IDSTAT) & SC_S_BSY)
tmp = GET_5380_REG(NCR5380_IDSTAT);
int i = GET_5380_REG(NCR5380_IRCV); \