CLK_WRITE
CLK_WRITE(sc, HHI_SYS_CPU_CLK_CNTL0, cntl0);
CLK_WRITE(sc, HHI_SYS_PLL_CNTL, cntl);
CLK_WRITE(sc, HHI_SYS_CPU_CLK_CNTL0, cntl0);
CLK_WRITE(sc, reset->reg, val | reset->mask);
CLK_WRITE(sc, reset->reg, val & ~reset->mask);
CLK_WRITE((sc), (reg), _cwb_tmp_); \
CLK_WRITE(sc, div->reg, val);
CLK_WRITE(sc, gate->reg, val);
CLK_WRITE(sc, clk->u.mux.reg, val & ~__BIT(11));
CLK_WRITE(sc, reg_cntl0, val | MESON_PLL_CNTL_REG_RST);
CLK_WRITE(sc, reg_cntl0, val & ~MESON_PLL_CNTL_REG_EN);
CLK_WRITE(sc, reg_cntl0 + CBUS_REG(1), 0x00000000);
CLK_WRITE(sc, reg_cntl0 + CBUS_REG(2), 0x00000000);
CLK_WRITE(sc, reg_cntl0 + CBUS_REG(3), 0x48681c00);
CLK_WRITE(sc, reg_cntl0 + CBUS_REG(4), 0x88770290);
CLK_WRITE(sc, reg_cntl0 + CBUS_REG(5), 0x39272000);
CLK_WRITE(sc, reg_cntl0, val);
CLK_WRITE(sc, reg_cntl0, val | MESON_PLL_CNTL_REG_RST);
CLK_WRITE(sc, reg_cntl0, val | MESON_PLL_CNTL_REG_EN);
CLK_WRITE(sc, reg_cntl0, val & ~MESON_PLL_CNTL_REG_RST);
CLK_WRITE(sc, clk->u.mux.reg, val | __BIT(11));
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL0, cntl0 |
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL0, cntl0 |
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL1, 0);
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL2,
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL3, cntl3);
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL4, cntl4);
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL5, cntl5);
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL5, cntl5 |
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL4, cntl4 |
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL0, cntl0 |
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL0, cntl0 |
CLK_WRITE(sc, HHI_PCIE_PLL_CNTL2,