/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ /* * Copyright (C) 2021 Linaro Ltd. * Author: Sam Protsenko <semen.protsenko@linaro.org> * * Device Tree binding constants for Exynos850 clock controller. */ #ifndef _DT_BINDINGS_CLOCK_EXYNOS_850_H #define _DT_BINDINGS_CLOCK_EXYNOS_850_H /* CMU_TOP */ #define CLK_FOUT_SHARED0_PLL 1 #define CLK_FOUT_SHARED1_PLL 2 #define CLK_FOUT_MMC_PLL 3 #define CLK_MOUT_SHARED0_PLL 4 #define CLK_MOUT_SHARED1_PLL 5 #define CLK_MOUT_MMC_PLL 6 #define CLK_MOUT_CORE_BUS 7 #define CLK_MOUT_CORE_CCI 8 #define CLK_MOUT_CORE_MMC_EMBD 9 #define CLK_MOUT_CORE_SSS 10 #define CLK_MOUT_DPU 11 #define CLK_MOUT_HSI_BUS 12 #define CLK_MOUT_HSI_MMC_CARD 13 #define CLK_MOUT_HSI_USB20DRD 14 #define CLK_MOUT_PERI_BUS 15 #define CLK_MOUT_PERI_UART 16 #define CLK_MOUT_PERI_IP 17 #define CLK_DOUT_SHARED0_DIV3 18 #define CLK_DOUT_SHARED0_DIV2 19 #define CLK_DOUT_SHARED1_DIV3 20 #define CLK_DOUT_SHARED1_DIV2 21 #define CLK_DOUT_SHARED0_DIV4 22 #define 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