advk_readl
cpu_to_le16(advk_readl(pcie, PCIE_CORE_DEV_ID_REG) & 0xffff);
cpu_to_le16(advk_readl(pcie, PCIE_CORE_DEV_ID_REG) >> 16);
cpu_to_le32(advk_readl(pcie, PCIE_CORE_DEV_REV_REG) & 0xff);
bridge->subsystem_vendor_id = advk_readl(pcie, PCIE_CORE_SSDEV_ID_REG) & 0xffff;
bridge->subsystem_id = advk_readl(pcie, PCIE_CORE_SSDEV_ID_REG) >> 16;
if (advk_readl(pcie, PIO_START)) {
reg = advk_readl(pcie, PIO_CTRL);
reg = advk_readl(pcie, PIO_CTRL);
mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
u32 requester = advk_readl(pcie, PCIE_MSG_LOG_REG) >> 16;
msi_mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
msi_val = advk_readl(pcie, PCIE_MSI_STATUS_REG);
isr0_val = advk_readl(pcie, PCIE_ISR0_REG);
isr0_mask = advk_readl(pcie, PCIE_ISR0_MASK_REG);
isr1_val = advk_readl(pcie, PCIE_ISR1_REG);
isr1_mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
status = advk_readl(pcie, HOST_CTRL_INT_STATUS_REG);
val = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
val = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
val = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
val = advk_readl(pcie, CFG_REG);
reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKCTL2);
reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
reg = advk_readl(pcie, PCIE_CORE_REF_CLK_REG);
reg = advk_readl(pcie, CTRL_CONFIG_REG);
reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
reg = advk_readl(pcie, PCIE_CORE_DEV_REV_REG);
reg = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_DEVCTL);
reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
reg = advk_readl(pcie, PCIE_ISR0_MASK_REG);
reg = advk_readl(pcie, PCIE_ISR0_MASK_REG);
reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
reg = advk_readl(pcie, PIO_CTRL);
reg = advk_readl(pcie, PIO_STAT);
*val = advk_readl(pcie, PIO_RD_DATA);
str_posted, strcomp_status, reg, advk_readl(pcie, PIO_ADDR_LS));
start = advk_readl(pcie, PIO_START);
isr = advk_readl(pcie, PIO_ISR);
*value = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
if (advk_readl(pcie, PCIE_ISR0_MASK_REG) & PCIE_ISR0_ERR_MASK)
if (advk_readl(pcie, PCIE_CORE_CTRL1_REG) & HOT_RESET_GEN)
u32 val = advk_readl(pcie, PCIE_ISR0_MASK_REG);
u32 val = advk_readl(pcie, PCIE_CORE_CTRL1_REG);
u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg) &
*value = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
*value = advk_readl(pcie, PCIE_CORE_PCIERR_CAP + reg);
*value = advk_readl(pcie, PCIE_CORE_PCIERR_CAP + reg);