UDC_BASE
.start = UDC_BASE,
.end = UDC_BASE + 0xff,
#define UDC_RXDMA_CFG (UDC_BASE + 0x40) /* 3 eps for RX DMA */
#define UDC_TXDMA_CFG (UDC_BASE + 0x44) /* 3 eps for TX DMA */
#define UDC_DATA_DMA (UDC_BASE + 0x48) /* rx/tx fifo addr */
#define UDC_TXDMA(chan) (UDC_BASE + 0x50 - 4 + 4 * (chan))
#define UDC_RXDMA(chan) (UDC_BASE + 0x60 - 4 + 4 * (chan))
#define UDC_EP_RX(endpoint) (UDC_BASE + 0x80 + (endpoint)*4)
#define UDC_EP_TX(endpoint) (UDC_BASE + 0xc0 + (endpoint)*4)
#define UDC_REV (UDC_BASE + 0x0) /* Revision */
#define UDC_EP_NUM (UDC_BASE + 0x4) /* Which endpoint */
#define UDC_DATA (UDC_BASE + 0x08) /* Endpoint FIFO */
#define UDC_CTRL (UDC_BASE + 0x0C) /* Endpoint control */
#define UDC_STAT_FLG (UDC_BASE + 0x10) /* Endpoint status */
#define UDC_RXFSTAT (UDC_BASE + 0x14) /* OUT bytecount */
#define UDC_SYSCON1 (UDC_BASE + 0x18) /* System config 1 */
#define UDC_SYSCON2 (UDC_BASE + 0x1C) /* System config 2 */
#define UDC_DEVSTAT (UDC_BASE + 0x20) /* Device status */
#define UDC_SOF (UDC_BASE + 0x24) /* Start of frame */
#define UDC_IRQ_EN (UDC_BASE + 0x28) /* Interrupt enable */
#define UDC_DMA_IRQ_EN (UDC_BASE + 0x2C) /* DMA irq enable */
#define UDC_IRQ_SRC (UDC_BASE + 0x30) /* Interrupt source */
#define UDC_EPN_STAT (UDC_BASE + 0x34) /* EP irq status */
#define UDC_DMAN_STAT (UDC_BASE + 0x38) /* DMA irq status */