TxAvailable
outw(AckIntr | IntLatch | TxAvailable | RxEarly | IntReq,
outw(SetIntrEnb | IntLatch|TxAvailable|TxComplete|RxComplete|StatsFull,
if (status & TxAvailable) {
outw(AckIntr | TxAvailable, ioaddr + EL3_CMD);
if (status & TxAvailable) {
outw(AckIntr | TxAvailable, ioaddr + EL3_CMD);
outw(SetIntrEnb | TxAvailable |
(vp->full_bus_master_tx ? DownComplete : TxAvailable) |
outw(AckIntr | IntLatch | TxAvailable | RxEarly | IntReq,
outw(SetIntrEnb | IntLatch | TxAvailable | RxComplete | StatsFull
outw(AckIntr | IntLatch | TxAvailable | RxEarly | IntReq,
outw(SetIntrEnb | IntLatch | TxAvailable | RxComplete | StatsFull
if (status & TxAvailable) {
outw(AckIntr | TxAvailable, ioaddr + EL3_CMD);
outw(AckIntr | IntLatch | TxAvailable | RxEarly | IntReq,
outw(SetIntrEnb | IntLatch | TxAvailable | RxComplete | StatsFull
if (status & TxAvailable) {
outw(AckIntr | TxAvailable, ioaddr + EL3_CMD);
(vp->full_bus_master_tx ? DownComplete : TxAvailable) |
vp->intr_enable = SetIntrEnb | IntLatch | TxAvailable |
iowrite16(AckIntr | IntLatch | TxAvailable | RxEarly | IntReq,
if (status & TxAvailable) {
iowrite16(AckIntr | TxAvailable, ioaddr + EL3_CMD);