RBIOS32
panel_setup = RBIOS32(lcd_info + 0x39);
RBIOS32(tmds_info + i * 10 + 0x08);
RBIOS32(tmds_info + stride + 0x08);
RBIOS32(lcd_ddc_info + 3),
RBIOS32(lcd_ddc_info + 7));
RBIOS32(lcd_ddc_info + 3),
RBIOS32(lcd_ddc_info + 7));
rdev->pm.power_state[state_index].clock_info[0].mclk = RBIOS32(offset + 0x5 + 0x2);
rdev->pm.power_state[state_index].clock_info[0].sclk = RBIOS32(offset + 0x5 + 0x6);
val = RBIOS32(index);
and_mask = RBIOS32(index);
or_mask = RBIOS32(index);
val = RBIOS32(index);
and_mask = RBIOS32(index);
or_mask = RBIOS32(index);
and_mask = RBIOS32(index);
or_mask = RBIOS32(index);
val = RBIOS32(offset);
val = RBIOS32(offset);
and_mask = RBIOS32(offset);
or_mask = RBIOS32(offset);
and_mask = RBIOS32(offset);
or_mask = RBIOS32(offset);
val = RBIOS32(offset);
mem_cntl = RBIOS32(offset + 1);
p1pll->pll_out_min = RBIOS32(pll_info + 0x12);
p1pll->pll_out_max = RBIOS32(pll_info + 0x16);
p1pll->pll_in_min = RBIOS32(pll_info + 0x36);
p1pll->pll_in_max = RBIOS32(pll_info + 0x3a);
spll->pll_out_min = RBIOS32(pll_info + 0x1e);
spll->pll_out_max = RBIOS32(pll_info + 0x22);
spll->pll_in_min = RBIOS32(pll_info + 0x48);
spll->pll_in_max = RBIOS32(pll_info + 0x4c);
mpll->pll_out_min = RBIOS32(pll_info + 0x2a);
mpll->pll_out_max = RBIOS32(pll_info + 0x2e);
mpll->pll_in_min = RBIOS32(pll_info + 0x5a);
mpll->pll_in_max = RBIOS32(pll_info + 0x5e);
if (RBIOS32(pll_info + 0x16))
rdev->clock.max_pixel_clock = RBIOS32(pll_info + 0x16);