PPCLK_DTBCLK
dcn3_init_single_clock(clk_mgr, PPCLK_DTBCLK,
dcn32_init_single_clock(clk_mgr, PPCLK_DTBCLK,
dcn30_smu_get_dc_mode_max_dpm_freq(clk_mgr, PPCLK_DTBCLK);
dcn32_smu_set_hard_min_by_freq(clk_mgr, PPCLK_DTBCLK, khz_to_mhz_ceil(new_clocks->ref_dtbclk_khz));
if (clk == PPCLK_DTBCLK)
case PPCLK_DTBCLK:
if (!new_clocks->dtbclk_en && dcn401_is_ppclk_dpm_enabled(clk_mgr_internal, PPCLK_DTBCLK)) {
dcn401_is_ppclk_dpm_enabled(clk_mgr_internal, PPCLK_DTBCLK)) {
block_sequence[num_steps].params.update_hardmin_params.ppclk = PPCLK_DTBCLK;
if (clk_mgr->smu_present && dcn401_is_ppclk_dpm_enabled(clk_mgr, PPCLK_DTBCLK)) {
dcn401_init_single_clock(clk_mgr, PPCLK_DTBCLK,
clk_mgr_base->bw_params->dc_mode_limit.dtbclk_mhz = dcn401_smu_get_dc_mode_max_dpm_freq(clk_mgr, PPCLK_DTBCLK);