PPCLK_DPPCLK
dcn32_init_single_clock(clk_mgr, PPCLK_DPPCLK,
clk_mgr_base->bw_params->dc_mode_limit.dppclk_mhz = dcn30_smu_get_dc_mode_max_dpm_freq(clk_mgr, PPCLK_DPPCLK);
dcn32_smu_set_hard_min_by_freq(clk_mgr, PPCLK_DPPCLK,
dcn32_smu_set_hard_min_by_freq(clk_mgr, PPCLK_DPPCLK,
if (clk == PPCLK_DPPCLK)
if (dcn401_is_ppclk_dpm_enabled(clk_mgr_internal, PPCLK_DPPCLK)) {
block_sequence[num_steps].params.update_hardmin_optimized_params.ppclk = PPCLK_DPPCLK;
if (update_dppclk && dcn401_is_ppclk_dpm_enabled(clk_mgr_internal, PPCLK_DPPCLK)) {
block_sequence[num_steps].params.update_hardmin_optimized_params.ppclk = PPCLK_DPPCLK;
return dcn401_is_ppclk_dpm_enabled(clk_mgr, PPCLK_DPPCLK) ?
dcn401_init_single_clock(clk_mgr, PPCLK_DPPCLK,
case PPCLK_DPPCLK: