PLL1_SYS
clk_set_parent(clks[PLL1_SW].clk, clks[PLL1_SYS].clk);
clk_set_rate(clks[PLL1_SYS].clk, new_freq * 1000);
clk_set_parent(clks[PLL1_SW].clk, clks[PLL1_SYS].clk);
clk_set_rate(clks[PLL1_SYS].clk, new_freq * 1000);
clk_set_parent(clks[PLL1_SW].clk, clks[PLL1_SYS].clk);
clk_prepare_enable(clks[PLL1_SYS].clk);
clk_disable_unprepare(clks[PLL1_SYS].clk);