MLX5_VPORT_UPLINK
dev->port[port_num].rep->vport == MLX5_VPORT_UPLINK)
if (rep->vport == MLX5_VPORT_UPLINK) {
if (rep->vport == MLX5_VPORT_UPLINK && !new_uplink)
if (rep->vport == MLX5_VPORT_UPLINK && !mlx5_lag_is_mpesw(mdev))
if (rep->vport == MLX5_VPORT_UPLINK) {
if (upper == ndev && port->rep->vport == MLX5_VPORT_UPLINK) {
if (upper && port->rep->vport == MLX5_VPORT_UPLINK)
if (rep->vport == MLX5_VPORT_UPLINK) {
if (port->rep && port->rep->vport == MLX5_VPORT_UPLINK) {
MLX5_VPORT_UPLINK) {
if (rep->vport != MLX5_VPORT_UPLINK) {
if (vport == MLX5_VPORT_UPLINK) {
MLX5_VPORT_UPLINK);
dest.vport.num = MLX5_VPORT_UPLINK;
mlx5_eswitch_set_vport_state(esw, MLX5_VPORT_UPLINK, vport_admin_state);
if (rep->vport != MLX5_VPORT_UPLINK) {
if (rep->vport != MLX5_VPORT_UPLINK)
if (rpriv->rep->vport == MLX5_VPORT_UPLINK) {
if (rpriv->rep->vport == MLX5_VPORT_UPLINK)
if (rpriv->rep->vport == MLX5_VPORT_UPLINK)
if (rep->vport != MLX5_VPORT_UPLINK)
if (rep->vport == MLX5_VPORT_UPLINK)
if (rep->vport == MLX5_VPORT_UPLINK) {
return (rep->vport == MLX5_VPORT_UPLINK);
if (rep->vport == MLX5_VPORT_UPLINK)
if (rep->vport != MLX5_VPORT_UPLINK)
if (rep->vport != MLX5_VPORT_UPLINK)
if (esw_attr->dests[i].vport == MLX5_VPORT_UPLINK &&
if (rep->vport != MLX5_VPORT_UPLINK &&
bool is_rep_ingress = esw_attr->in_rep->vport != MLX5_VPORT_UPLINK &&
if (attr->in_rep->vport == MLX5_VPORT_UPLINK && !mlx5_lag_is_mpesw(priv->mdev))
return netif_is_lag_port(dev) && rpriv && rpriv->rep->vport != MLX5_VPORT_UPLINK;
if (vport->vport == MLX5_VPORT_UPLINK) {
if (vport->vport == MLX5_VPORT_UPLINK)
vport_num == MLX5_VPORT_UPLINK)
if (port->vport_num == MLX5_VPORT_UPLINK)
return esw_attr->in_rep->vport == MLX5_VPORT_UPLINK &&
MLX5_SET(fte_match_set_misc, misc, source_port, MLX5_VPORT_UPLINK);
dest.vport.num = MLX5_VPORT_UPLINK;
err = mlx5_esw_vport_alloc(esw, idx, MLX5_VPORT_UPLINK);
if (vport == MLX5_VPORT_UPLINK) {
MLX5_SET(fte_match_set_misc, mv_misc, source_port, MLX5_VPORT_UPLINK);
esw_fdb_set_vport_rule(esw, mac, MLX5_VPORT_UPLINK);
MLX5_VPORT_UPLINK);
(vport_num == MLX5_VPORT_UPLINK && mlx5_lag_is_master(esw->dev));
if (rep->vport == MLX5_VPORT_UPLINK &&
rep->vport == MLX5_VPORT_UPLINK)
MLX5_SET(fte_match_set_misc, misc, source_port, MLX5_VPORT_UPLINK);
if (vport->vport == MLX5_VPORT_UPLINK)
if (vport->vport == MLX5_VPORT_UPLINK)
uplink = mlx5_eswitch_get_vport(esw, MLX5_VPORT_UPLINK);
vport = mlx5_eswitch_get_vport(esw, MLX5_VPORT_UPLINK);
rep = mlx5_eswitch_get_rep(esw, MLX5_VPORT_UPLINK);
err = mlx5_esw_offloads_rep_load(esw, MLX5_VPORT_UPLINK);
mlx5_esw_offloads_rep_unload(esw, MLX5_VPORT_UPLINK);
mlx5_esw_offloads_rep_unload(esw, MLX5_VPORT_UPLINK);
esw_attr->dests[attr_idx].vport == MLX5_VPORT_UPLINK &&
rep = mlx5_eswitch_get_rep(esw, MLX5_VPORT_UPLINK);
return mlx5_eswitch_get_proto_dev(esw, MLX5_VPORT_UPLINK, rep_type);
if (dest[dest_idx].vport.num == MLX5_VPORT_UPLINK &&
if (dests[i].vport.num == MLX5_VPORT_UPLINK &&
spec->flow_context.flow_source = (attr->in_rep->vport == MLX5_VPORT_UPLINK) ?
return (port_mask & port_value) == MLX5_VPORT_UPLINK;
esw_attr->dests[i].vport == MLX5_VPORT_UPLINK)
if (vport->vport == MLX5_VPORT_UPLINK)
MLX5_VPORT_UPLINK);
MLX5_VPORT_UPLINK);
mlx5_esw_acl_ingress_vport_metadata_update(esw, MLX5_VPORT_UPLINK, 0);
err = mlx5_esw_acl_ingress_vport_metadata_update(esw, MLX5_VPORT_UPLINK,
if (stc_attr->vport.vport_num != MLX5_VPORT_UPLINK)
vport_num = is_dest_type_uplink ? MLX5_VPORT_UPLINK : dest_attr->vport.num;
if (vport == MLX5_VPORT_UPLINK) {
if (unlikely(rx_rule && action->vport->caps->num == MLX5_VPORT_UPLINK)) {
uplink_vport->num = MLX5_VPORT_UPLINK;
if (vport == MLX5_VPORT_UPLINK)
if (rx && value->misc.source_port != MLX5_VPORT_UPLINK)
if (!rx && value->misc.source_port == MLX5_VPORT_UPLINK)
return mlx5dr_action_create_dest_vport(domain, MLX5_VPORT_UPLINK, 1,