IP2_31_28
PINMUX_IPSR_GPSR(IP2_31_28, D13),
PINMUX_IPSR_MSEL(IP2_31_28, MSIOF2_SYNC_A, SEL_MSIOF2_0),
PINMUX_IPSR_MSEL(IP2_31_28, RX4_C, SEL_SCIF4_2),
#define GPSR1_8 F_(A8, IP2_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP2_31_28
PINMUX_IPSR_GPSR(IP2_31_28, A8),
PINMUX_IPSR_MSEL(IP2_31_28, RX3_B, SEL_SCIF3_1),
PINMUX_IPSR_MSEL(IP2_31_28, MSIOF2_SYNC_A, SEL_MSIOF2_0),
PINMUX_IPSR_MSEL(IP2_31_28, HRX4_B, SEL_HSCIF4_1),
PINMUX_IPSR_MSEL(IP2_31_28, SDA6_A, SEL_I2C6_0),
PINMUX_IPSR_MSEL(IP2_31_28, AVB_AVTP_MATCH_B, SEL_ETHERAVB_1),
PINMUX_IPSR_MSEL(IP2_31_28, PWM1_B, SEL_PWM1_1),
#define GPSR1_8 F_(A8, IP2_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP2_31_28
PINMUX_IPSR_GPSR(IP2_31_28, A8),
PINMUX_IPSR_MSEL(IP2_31_28, RX3_B, SEL_SCIF3_1),
PINMUX_IPSR_MSEL(IP2_31_28, MSIOF2_SYNC_A, SEL_MSIOF2_0),
PINMUX_IPSR_MSEL(IP2_31_28, HRX4_B, SEL_HSCIF4_1),
PINMUX_IPSR_MSEL(IP2_31_28, SDA6_A, SEL_I2C6_0),
PINMUX_IPSR_MSEL(IP2_31_28, AVB_AVTP_MATCH_B, SEL_ETHERAVB_1),
PINMUX_IPSR_MSEL(IP2_31_28, PWM1_B, SEL_PWM1_1),
#define GPSR1_8 F_(A8, IP2_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP2_31_28
PINMUX_IPSR_GPSR(IP2_31_28, A8),
PINMUX_IPSR_MSEL(IP2_31_28, RX3_B, SEL_SCIF3_1),
PINMUX_IPSR_MSEL(IP2_31_28, MSIOF2_SYNC_A, SEL_MSIOF2_0),
PINMUX_IPSR_MSEL(IP2_31_28, HRX4_B, SEL_HSCIF4_1),
PINMUX_IPSR_MSEL(IP2_31_28, SDA6_A, SEL_I2C6_0),
PINMUX_IPSR_MSEL(IP2_31_28, AVB_AVTP_MATCH_B, SEL_ETHERAVB_1),
PINMUX_IPSR_MSEL(IP2_31_28, PWM1_B, SEL_PWM1_1),
#define GPSR2_0 F_(VI0_CLK, IP2_31_28)
IP2_31_28
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
PINMUX_IPSR_GPSR(IP2_31_28, VI0_CLK),
PINMUX_IPSR_GPSR(IP2_31_28, MSIOF2_SCK),
PINMUX_IPSR_GPSR(IP2_31_28, SCK3),
PINMUX_IPSR_GPSR(IP2_31_28, HSCK3),
#define GPSR2_0 F_(VI0_CLK, IP2_31_28)
IP2_31_28
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
PINMUX_IPSR_GPSR(IP2_31_28, VI0_CLK),
PINMUX_IPSR_GPSR(IP2_31_28, MSIOF2_SCK),
PINMUX_IPSR_GPSR(IP2_31_28, SCK3),
PINMUX_IPSR_GPSR(IP2_31_28, HSCK3),
#define GPSR1_0 F_(A0, IP2_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP2_31_28
PINMUX_IPSR_GPSR(IP2_31_28, A0),
PINMUX_IPSR_GPSR(IP2_31_28, IRQ0),
PINMUX_IPSR_MSEL(IP2_31_28, PWM2_A, SEL_PWM2_0),
PINMUX_IPSR_MSEL(IP2_31_28, MSIOF3_SS1_B, SEL_MSIOF3_1),
PINMUX_IPSR_MSEL(IP2_31_28, VI5_CLK_A, SEL_VIN5_0),
PINMUX_IPSR_GPSR(IP2_31_28, DU_CDE),
PINMUX_IPSR_MSEL(IP2_31_28, HRX3_D, SEL_HSCIF3_3),
PINMUX_IPSR_GPSR(IP2_31_28, IERX),
PINMUX_IPSR_GPSR(IP2_31_28, QSTB_QHE),
IP2_31_28
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
PINMUX_IPSR_GPSR(IP2_31_28, DU_DR0),
PINMUX_IPSR_GPSR(IP2_31_28, LCDOUT16),
PINMUX_IPSR_MSEL(IP2_31_28, RX4_B, SEL_SCIF4_1),
#define GPSR1_16 F_(DU_DR0, IP2_31_28)