IP0_31_28
PINMUX_IPSR_GPSR(IP0_31_28, SD0_WP),
PINMUX_IPSR_GPSR(IP0_31_28, IRQ7),
PINMUX_IPSR_MSEL(IP0_31_28, CAN0_TX_A, SEL_CAN0_0),
#define GPSR2_1 F_(IRQ1, IP0_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP0_31_28
PINMUX_IPSR_GPSR(IP0_31_28, IRQ1),
PINMUX_IPSR_GPSR(IP0_31_28, QPOLA),
PINMUX_IPSR_GPSR(IP0_31_28, DU_DISP),
PINMUX_IPSR_MSEL(IP0_31_28, VI4_DATA1_B, SEL_VIN4_1),
PINMUX_IPSR_MSEL(IP0_31_28, CAN0_RX_B, SEL_RCAN0_1),
PINMUX_IPSR_MSEL(IP0_31_28, CANFD0_RX_B, SEL_CANFD0_1),
PINMUX_IPSR_MSEL(IP0_31_28, MSIOF3_SS1_E, SEL_MSIOF3_4),
#define GPSR2_1 F_(IRQ1, IP0_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP0_31_28
PINMUX_IPSR_GPSR(IP0_31_28, IRQ1),
PINMUX_IPSR_GPSR(IP0_31_28, QPOLA),
PINMUX_IPSR_GPSR(IP0_31_28, DU_DISP),
PINMUX_IPSR_MSEL(IP0_31_28, VI4_DATA1_B, SEL_VIN4_1),
PINMUX_IPSR_MSEL(IP0_31_28, CAN0_RX_B, SEL_RCAN0_1),
PINMUX_IPSR_MSEL(IP0_31_28, CANFD0_RX_B, SEL_CANFD0_1),
PINMUX_IPSR_MSEL(IP0_31_28, MSIOF3_SS1_E, SEL_MSIOF3_4),
#define GPSR2_1 F_(IRQ1, IP0_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP0_31_28
PINMUX_IPSR_GPSR(IP0_31_28, IRQ1),
PINMUX_IPSR_GPSR(IP0_31_28, QPOLA),
PINMUX_IPSR_GPSR(IP0_31_28, DU_DISP),
PINMUX_IPSR_MSEL(IP0_31_28, VI4_DATA1_B, SEL_VIN4_1),
PINMUX_IPSR_MSEL(IP0_31_28, CAN0_RX_B, SEL_RCAN0_1),
PINMUX_IPSR_MSEL(IP0_31_28, CANFD0_RX_B, SEL_CANFD0_1),
PINMUX_IPSR_MSEL(IP0_31_28, MSIOF3_SS1_E, SEL_MSIOF3_4),
IP0_31_28
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
PINMUX_IPSR_GPSR(IP0_31_28, DU_DG3),
PINMUX_IPSR_GPSR(IP0_31_28, MSIOF3_SS2),
PINMUX_IPSR_GPSR(IP0_31_28, A7),
PINMUX_IPSR_GPSR(IP0_31_28, PWMFSW0),
#define GPSR0_7 F_(DU_DG3, IP0_31_28)
IP0_31_28
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
PINMUX_IPSR_GPSR(IP0_31_28, DU_DG3),
PINMUX_IPSR_GPSR(IP0_31_28, CPG_CPCKOUT),
PINMUX_IPSR_GPSR(IP0_31_28, GETHER_RMII_REFCLK),
PINMUX_IPSR_GPSR(IP0_31_28, A7),
PINMUX_IPSR_GPSR(IP0_31_28, PWMFSW0),
#define GPSR0_7 F_(DU_DG3, IP0_31_28)
#define GPSR2_8 F_(QSPI1_MISO_IO1, IP0_31_28)
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
IP0_31_28
PINMUX_IPSR_GPSR(IP0_31_28, QSPI1_MISO_IO1),
PINMUX_IPSR_MSEL(IP0_31_28, RIF2_D0_A, SEL_DRIF2_0),
PINMUX_IPSR_MSEL(IP0_31_28, HRX4_B, SEL_HSCIF4_1),
PINMUX_IPSR_MSEL(IP0_31_28, VI4_DATA2_A, SEL_VIN4_0),
IP0_31_28
FM(IP0_31_28) IP0_31_28 FM(IP1_31_28) IP1_31_28 FM(IP2_31_28) IP2_31_28 FM(IP3_31_28) IP3_31_28 \
PINMUX_IPSR_GPSR(IP0_31_28, DU_DB0),
PINMUX_IPSR_GPSR(IP0_31_28, LCDOUT0),
PINMUX_IPSR_MSEL(IP0_31_28, MSIOF3_TXD_B, SEL_MSIOF3_1),
#define GPSR1_0 F_(DU_DB0, IP0_31_28)