INTEN
writel(readl(regs + INTEN) | (1 << thrd->ev), regs + INTEN);
u32 inten = readl(regs + INTEN);
u32 inten = readl(regs + INTEN);
writel(inten & ~(1 << thrd->ev), regs + INTEN);
CLRBITS(DMACNTRL0, INTEN);
SETBITS(DMACNTRL0, INTEN);
if (s & INTEN)
SETPORT(DMACNTRL0, INTEN);
SETPORT(DMACNTRL0, SWINT|INTEN);
SETPORT(DMACNTRL0, INTEN);
SETBITS(DMACNTRL0, INTEN);
hcntrl &= ~INTEN;
ahd->pause &= ~INTEN;
ahd->unpause &= ~INTEN;
hcntrl |= INTEN;
ahd->pause |= INTEN;
ahd->unpause |= INTEN;
if ((ahd->pause & INTEN) == 0) {
hcntrl &= ~INTEN;
ahc->pause &= ~INTEN;
ahc->unpause &= ~INTEN;
hcntrl |= INTEN;
ahc->pause |= INTEN;
ahc->unpause |= INTEN;
if ((ahc->pause & INTEN) == 0) {
svs_writel_relaxed(svsp, SVSB_INTEN_INIT0x, INTEN);
svs_writel_relaxed(svsp, SVSB_INTEN_INIT0x, INTEN);
svs_writel_relaxed(svsp, SVSB_INTEN_MONVOPEN, INTEN);
[INTEN] = 0x5c,