FDI_RX_CTL
FDI_RX_CTL(PIPE_A)) & fdi_config;
reg = FDI_RX_CTL(pipe);
intel_de_rmw(display, FDI_RX_CTL(pipe), FDI_PCDCLK, 0);
intel_de_rmw(display, FDI_RX_CTL(pipe), FDI_RX_PLL_ENABLE, 0);
intel_de_posting_read(display, FDI_RX_CTL(pipe));
cur_state = intel_de_read(display, FDI_RX_CTL(pipe)) & FDI_RX_PLL_ENABLE;
reg = FDI_RX_CTL(pipe);
reg = FDI_RX_CTL(pipe);
intel_de_read(display, FDI_RX_CTL(PIPE_B)) &
intel_de_read(display, FDI_RX_CTL(PIPE_C)) &
reg = FDI_RX_CTL(pipe);
reg = FDI_RX_CTL(pipe);
intel_de_rmw(display, FDI_RX_CTL(pipe),
intel_de_posting_read(display, FDI_RX_CTL(pipe));
reg = FDI_RX_CTL(pipe);
cur_state = intel_de_read(display, FDI_RX_CTL(pipe)) & FDI_RX_ENABLE;
reg = FDI_RX_CTL(pipe);
reg = FDI_RX_CTL(pipe);
reg = FDI_RX_CTL(pipe);
intel_de_rmw(display, FDI_RX_CTL(pipe),
intel_de_posting_read(display, FDI_RX_CTL(pipe));
intel_de_write(display, FDI_RX_CTL(PIPE_A), rx_ctl_val);
intel_de_posting_read(display, FDI_RX_CTL(PIPE_A));
intel_de_write(display, FDI_RX_CTL(PIPE_A), rx_ctl_val);
intel_de_write(display, FDI_RX_CTL(PIPE_A), rx_ctl_val);
intel_de_posting_read(display, FDI_RX_CTL(PIPE_A));
intel_de_write(display, FDI_RX_CTL(PIPE_A), rx_ctl_val);
intel_de_posting_read(display, FDI_RX_CTL(PIPE_A));
intel_de_rmw(display, FDI_RX_CTL(PIPE_A), FDI_RX_ENABLE, 0);
intel_de_rmw(display, FDI_RX_CTL(PIPE_A), FDI_PCDCLK, 0);
intel_de_rmw(display, FDI_RX_CTL(PIPE_A), FDI_RX_PLL_ENABLE, 0);
tmp = intel_de_read(display, FDI_RX_CTL(pipe));
tmp = intel_de_read(display, FDI_RX_CTL(PIPE_A));
MMIO_DH(FDI_RX_CTL(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
MMIO_DH(FDI_RX_CTL(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
MMIO_DH(FDI_RX_CTL(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
fdi_rx_ctl = FDI_RX_CTL(pipe);
calc_index(offset, FDI_RX_CTL(PIPE_A), FDI_RX_CTL(PIPE_B), FDI_RX_CTL(PIPE_C))
MMIO_D(FDI_RX_CTL(PIPE_A));
MMIO_D(FDI_RX_CTL(PIPE_B));
MMIO_D(FDI_RX_CTL(PIPE_C));