DSI_PORT_WRITE
DSI_PORT_WRITE(HS_CLT0,
DSI_PORT_WRITE(HS_CLT1,
DSI_PORT_WRITE(HS_CLT2,
DSI_PORT_WRITE(HS_DLT3,
DSI_PORT_WRITE(HS_DLT4,
DSI_PORT_WRITE(HS_DLT5, VC4_SET_FIELD(dsi_hs_timing(ui_ns,
DSI_PORT_WRITE(HS_DLT6,
DSI_PORT_WRITE(HS_DLT7,
DSI_PORT_WRITE(PHYC,
DSI_PORT_WRITE(CTRL,
DSI_PORT_WRITE(HSTX_TO_CNT, 0);
DSI_PORT_WRITE(LPRX_TO_CNT, 0xffffff);
DSI_PORT_WRITE(TA_TO_CNT, 100000);
DSI_PORT_WRITE(PR_TO_CNT, 100000);
DSI_PORT_WRITE(DISP1_CTRL,
DSI_PORT_WRITE(CTRL, DSI_PORT_READ(CTRL) | DSI0_CTRL_CTRL0);
DSI_PORT_WRITE(CTRL, DSI_PORT_READ(CTRL) | DSI1_CTRL_EN);
DSI_PORT_WRITE(PHY_AFEC0,
DSI_PORT_WRITE(DISP0_CTRL,
DSI_PORT_WRITE(DISP0_CTRL,
DSI_PORT_WRITE(DISP0_CTRL, disp0_ctrl);
DSI_PORT_WRITE(TXPKT_CMD_FIFO, packet.payload[i]);
DSI_PORT_WRITE(TXPKT_PIX_FIFO,
DSI_PORT_WRITE(INT_STAT,
DSI_PORT_WRITE(INT_EN, (DSI0_INTERRUPTS_ALWAYS_ENABLED |
DSI_PORT_WRITE(INT_EN,
DSI_PORT_WRITE(INT_STAT,
DSI_PORT_WRITE(INT_EN, (DSI1_INTERRUPTS_ALWAYS_ENABLED |
DSI_PORT_WRITE(INT_EN, (DSI1_INTERRUPTS_ALWAYS_ENABLED |
DSI_PORT_WRITE(TXPKT1H, pkth);
DSI_PORT_WRITE(TXPKT1C, pktc);
DSI_PORT_WRITE(INT_EN, DSI_PORT_BIT(INTERRUPTS_ALWAYS_ENABLED));
DSI_PORT_WRITE(TXPKT1C, DSI_PORT_READ(TXPKT1C) & ~DSI_TXPKT1C_CMD_EN);
DSI_PORT_WRITE(CTRL,
DSI_PORT_WRITE(TXPKT1C, 0);
DSI_PORT_WRITE(INT_EN, DSI_PORT_BIT(INTERRUPTS_ALWAYS_ENABLED));
DSI_PORT_WRITE(INT_STAT, stat);
DSI_PORT_WRITE(INT_EN, DSI1_INTERRUPTS_ALWAYS_ENABLED);
DSI_PORT_WRITE(INT_STAT, DSI_PORT_READ(INT_STAT));
DSI_PORT_WRITE(PHY_AFEC0, afec0);
DSI_PORT_WRITE(STAT, stat_ulps);
DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) | phyc_ulps);
DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) & ~phyc_ulps);
DSI_PORT_WRITE(STAT, stat_stop);
DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) & ~phyc_ulps);
DSI_PORT_WRITE(PHYC, DSI_PORT_READ(PHYC) & ~phyc_ulps);
DSI_PORT_WRITE(DISP0_CTRL, disp0_ctrl);
DSI_PORT_WRITE(CTRL,
DSI_PORT_WRITE(CTRL,
DSI_PORT_WRITE(STAT, DSI_PORT_READ(STAT));
DSI_PORT_WRITE(PHY_AFEC0, afec0);
DSI_PORT_WRITE(PHY_AFEC1,
DSI_PORT_WRITE(PHY_AFEC0, afec0);
DSI_PORT_WRITE(PHY_AFEC1, 0);