xge_wr_csr
xge_wr_csr(pdata, ENET_CLKEN, 0x3);
xge_wr_csr(pdata, ENET_SRST, 0xf);
xge_wr_csr(pdata, ENET_SRST, 0);
xge_wr_csr(pdata, CFG_MEM_RAM_SHUTDOWN, 1);
xge_wr_csr(pdata, CFG_MEM_RAM_SHUTDOWN, 0);
xge_wr_csr(pdata, ENET_SHIM, DEVM_ARAUX_COH | DEVM_AWAUX_COH);
xge_wr_csr(pdata, CFG_FORCE_LINK_STATUS_EN, 1);
xge_wr_csr(pdata, FORCE_LINK_STATUS, 1);
xge_wr_csr(pdata, CFG_LINK_AGGR_RESUME, 1);
xge_wr_csr(pdata, RX_DV_GATE_REG, 1);
void xge_wr_csr(struct xge_pdata *pdata, u32 offset, u32 val);
xge_wr_csr(pdata, MAC_CONFIG_1, data);
xge_wr_csr(pdata, MAC_CONFIG_1, SOFT_RESET);
xge_wr_csr(pdata, MAC_CONFIG_1, 0);
xge_wr_csr(pdata, MAC_CONFIG_2, mc2);
xge_wr_csr(pdata, INTERFACE_CONTROL, intf_ctrl);
xge_wr_csr(pdata, RGMII_REG_0, rgmii);
xge_wr_csr(pdata, ICM_CONFIG0_REG_0, icm0);
xge_wr_csr(pdata, ICM_CONFIG2_REG_0, icm2);
xge_wr_csr(pdata, ECM_CONFIG0_REG_0, ecm0);
xge_wr_csr(pdata, STATION_ADDR0, addr0);
xge_wr_csr(pdata, STATION_ADDR1, addr1);
xge_wr_csr(pdata, MAC_CONFIG_1, data);
xge_wr_csr(pdata, DMATXCTRL, 1);
xge_wr_csr(pdata, DMATXSTATUS, 1);
xge_wr_csr(pdata, DMARXSTATUS, 1);
xge_wr_csr(pdata, DMARXCTRL, 1);
xge_wr_csr(pdata, DMARXCTRL, 1);
xge_wr_csr(pdata, DMATXCTRL, 0);
xge_wr_csr(pdata, DMATXSTATUS, ~0U);
xge_wr_csr(pdata, MII_MGMT_ADDRESS, val);
xge_wr_csr(pdata, MII_MGMT_CONTROL, data);
xge_wr_csr(pdata, MII_MGMT_ADDRESS, val);
xge_wr_csr(pdata, MII_MGMT_COMMAND, MII_READ_CYCLE);
xge_wr_csr(pdata, MII_MGMT_COMMAND, 0);
xge_wr_csr(pdata, DMATXDESCL, dma_addr);
xge_wr_csr(pdata, DMATXDESCH, upper_32_bits(dma_addr));
xge_wr_csr(pdata, DMARXDESCL, dma_addr);
xge_wr_csr(pdata, DMARXDESCH, upper_32_bits(dma_addr));
xge_wr_csr(pdata, DMAINTRMASK, data);
xge_wr_csr(pdata, DMAINTRMASK, 0);