xadc_write_reg
xadc_write_reg(xadc, XADC_ZYNQ_REG_CFIFO, cmd[i]);
xadc_write_reg(xadc, XADC_ZYNQ_REG_INTMSK,
xadc_write_reg(xadc, XADC_ZYNQ_REG_CFG, tmp);
xadc_write_reg(xadc, XADC_ZYNQ_REG_CFG, tmp);
xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, unmask);
xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, status);
xadc_write_reg(xadc, XADC_ZYNQ_REG_CTL, XADC_ZYNQ_CTL_RESET);
xadc_write_reg(xadc, XADC_ZYNQ_REG_CTL, 0);
xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, ~0);
xadc_write_reg(xadc, XADC_ZYNQ_REG_INTMSK, xadc->zynq_intmask);
xadc_write_reg(xadc, XADC_ZYNQ_REG_CFG, XADC_ZYNQ_CFG_ENABLE |
xadc_write_reg(xadc, XADC_ZYNQ_REG_INTSTS, status & alarm);
xadc_write_reg(xadc, xadc_axi_reg_offsets[xadc->ops->type] + reg * 4,
xadc_write_reg(xadc, XADC_AXI_REG_RESET, XADC_AXI_RESET_MAGIC);
xadc_write_reg(xadc, XADC_AXI_REG_GIER, XADC_AXI_GIER_ENABLE);
xadc_write_reg(xadc, XADC_AXI_REG_IPISR, status);
xadc_write_reg(xadc, XADC_AXI_REG_IPIER, val);
xadc_write_reg(xadc, XADC_AXI_REG_IPISR, XADC_AXI_INT_EOS);
xadc_write_reg(xadc, XADC_AXI_REG_IPIER, val);