qla4_83xx_wr_reg_indirect
qla4_83xx_wr_reg_indirect(ha, p_entry->ar_addr,
qla4_83xx_wr_reg_indirect(ha, p_entry->ar_addr,
ret_val = qla4_83xx_wr_reg_indirect(ha,
qla4_83xx_wr_reg_indirect(ha, QLA83XX_PORT0_RXB_TC_STATS,
qla4_83xx_wr_reg_indirect(ha, QLA83XX_PORT1_RXB_TC_STATS,
qla4_83xx_wr_reg_indirect(ha, QLA83XX_SRE_SHIM_CONTROL,
qla4_83xx_wr_reg_indirect(ha,
qla4_83xx_wr_reg_indirect(ha,
qla4_83xx_wr_reg_indirect(ha,
qla4_83xx_wr_reg_indirect(ha,
qla4_83xx_wr_reg_indirect(ha, QLA83XX_PORT2_IFB_PAUSE_THRS,
qla4_83xx_wr_reg_indirect(ha, QLA83XX_PORT3_IFB_PAUSE_THRS,
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_REG, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_PORT0, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_PORT1, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_PORT2, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_PORT3, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_SRE_SHIM, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_EPG_SHIM, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_ETHER_PCS, 0x0);
qla4_83xx_wr_reg_indirect(ha, QLA83XX_RESET_CONTROL, 0xFF);
ret_val = qla4_83xx_wr_reg_indirect(ha, QLA83XX_FLASH_DIRECT_WINDOW,
ret_val = qla4_83xx_wr_reg_indirect(ha,
qla4_83xx_wr_reg_indirect(ha, waddr, value);
qla4_83xx_wr_reg_indirect(ha, waddr, value);
qla4_83xx_wr_reg_indirect(ha, p_entry->arg1, p_entry->arg2);
qla4_83xx_wr_reg_indirect(ha, p_entry->dr_addr,
int qla4_83xx_wr_reg_indirect(struct scsi_qla_host *ha, uint32_t addr,
.wr_reg_indirect = qla4_83xx_wr_reg_indirect,