outreg
u8 outreg = chip->recalc_addr(chip, chip->regs->output, off);
ret = regmap_update_bits(chip->regmap, outreg, bit, val ? bit : 0);
u8 outreg = chip->recalc_addr(chip, chip->regs->output, off);
return regmap_update_bits(chip->regmap, outreg, bit, val ? bit : 0);
u16 outreg = 0;
outreg = dib3000mc_read_word(state, 244) & 0x07FF;
outreg |= (outmode << 11);
ret |= dib3000mc_write_word(state, 244, outreg);
u16 outreg, fifo_threshold, smo_mode,
outreg = 0;
outreg = (1 << 10); /* 0x0400 */
outreg = (1 << 10) | (1 << 6); /* 0x0440 */
outreg = (1 << 10) | (2 << 6) | (0 << 1); /* 0x0482 */
outreg = (1 << 10) | (4 << 6); /* 0x0500 */
outreg = (1 << 10) | (5 << 6);
outreg = 0;
ret |= dib7000m_write_word(state, 1795, outreg);
u16 outreg, fifo_threshold, smo_mode;
outreg = 0;
outreg = (1 << 10); /* 0x0400 */
outreg = (1 << 10) | (1 << 6); /* 0x0440 */
outreg = (1 << 10) | (2 << 6) | (0 << 1); /* 0x0480 */
outreg = (1 << 10) | (4 << 6); /* 0x0500 */
outreg = (1 << 11);
outreg = (1 << 10) | (5 << 6);
outreg = (1 << 10) | (3 << 6);
outreg = 0;
ret |= dib7000p_write_word(state, 1286, outreg); /* P_Div_active */
u16 outreg, smo_mode, fifo_threshold;
outreg = dib7000p_read_word(state, 1286) & ~((1 << 10) | (0x7 << 6) | (1 << 1));
outreg = 0;
outreg |= (2<<6) | (0 << 1);
outreg |= (0<<6);
outreg |= (1<<6);
outreg |= (5<<6);
outreg |= (1 << 10);
ret |= dib7000p_write_word(state, 1286, outreg);
u16 outreg, smo_mode, fifo_threshold;
outreg = dib8000_read_word(state, 1286) &
outreg = 0;
outreg |= (2 << 6) | (0 << 1);
outreg |= (0 << 6);
outreg |= (1 << 6);
outreg |= (5 << 6);
outreg |= (1<<10);
ret |= dib8000_write_word(state, 1286, outreg);
u16 outreg, fifo_threshold, smo_mode, sram = 0x0205; /* by default SDRAM deintlv is enabled */
outreg = 0;
outreg = (1 << 10); /* 0x0400 */
outreg = (1 << 10) | (1 << 6); /* 0x0440 */
outreg = (1 << 10) | (2 << 6) | (0 << 1); /* 0x0482 */
outreg = (1 << 10) | (4 << 6); /* 0x0500 */
outreg = (1 << 10) | (5 << 6);
outreg = 0;
outreg = (1 << 10) | (3 << 6);
dib8000_write_word(state, 1286, outreg);
u16 outreg, smo_mode;
outreg = (1 << 10); /* 0x0400 */
outreg = (1 << 10) | (1 << 6); /* 0x0440 */
outreg = (1 << 10) | (2 << 6) | (0 << 1); /* 0x0482 */
outreg = (1 << 10) | (4 << 6); /* 0x0500 */
outreg = (1 << 10) | (5 << 6);
outreg = 0;
dib9000_write_word(state, 1795, outreg);
outreg = to_fw_output_mode(mode);
return dib9000_mbx_send(state, OUT_MSG_SET_OUTPUT_MODE, &outreg, 1);
outreg(i2c, GC_I2C_DAR, addr);
outreg(i2c, GC_I2C_CCR, I2C_CLOCK_AND_ENABLE);
outreg(i2c, GC_I2C_BCR, par->i2c_rs ? I2C_REPEATED_START : I2C_START);
outreg(i2c, GC_I2C_DAR, byte);
outreg(i2c, GC_I2C_BCR, I2C_START);
outreg(i2c, GC_I2C_BCR, I2C_START | (last ? 0 : I2C_ACK));
outreg(i2c, GC_I2C_BCR, I2C_STOP);
outreg(i2c, GC_I2C_CCR, I2C_DISABLE);
outreg(geo, GDC_GEO_REG_INPUT_FIFO, data[total]);
outreg(disp, GC_L0EM, 3);
outreg(draw, GDC_REG_DRAW_BASE, 0);
outreg(draw, GDC_REG_MODE_MISC, 0x8000);
outreg(draw, GDC_REG_X_RESOLUTION, xres);
outreg(ctrl, GC_CTRL_INT_MASK, GC_CARMINE_INT_EN);
outreg(host, GC_IMASK, GC_INT_EN);
outreg(disp, GC_DCM1, reg);
outreg(ctrl, GC_CTRL_INT_MASK, 0);
outreg(ctrl, GC_CTRL_CLK_ENABLE, 0);
outreg(host, GC_IMASK, 0);
outreg(disp, GC_DCM1, reg);
outreg(disp, GC_DCM1, reg);
outreg(disp, GC_L0M, reg);
outreg(disp, GC_L0EM, reg | GC_L0EM_L0EC_24);
outreg(disp, GC_WY_WX, 0);
outreg(disp, GC_WH_WW, reg);
outreg(disp, GC_L0OA0, 0);
outreg(disp, GC_L0DA0, 0);
outreg(disp, GC_L0DY_L0DX, 0);
outreg(disp, GC_L0WY_L0WX, 0);
outreg(disp, GC_L0WH_L0WW, reg);
outreg(disp, GC_CPM_CUTC, reg);
outreg(disp, GC_HDB_HDP, reg);
outreg(disp, GC_VDP_VSP, reg);
outreg(disp, GC_VSW_HSW_HSP, reg);
outreg(disp, GC_HTP, pack(h_total(&fbi->var) - 1, 0));
outreg(disp, GC_VTR, pack(v_total(&fbi->var) - 1, 0));
outreg(disp, GC_DCM1, reg);
outreg(disp, GC_L0WY_L0WX, reg);
outreg(disp, GC_L0WH_L0WW, reg);
outreg(disp, GC_DCM1, reg);
outreg(disp, GC_DCM1, reg);
outreg(cap, GC_CAP_CSC,
outreg(cap, GC_CAP_CSC,
outreg(cap, GC_CAP_CMSS,
outreg(cap, GC_CAP_CMDS,
outreg(cap, GC_CAP_CBM,
outreg(cap, GC_CAP_CBM,
outreg(disp, GC_L1EM, l1em);
outreg(disp, GC_L1DA, par->cap_buf);
outreg(cap, GC_CAP_IMG_START,
outreg(cap, GC_CAP_IMG_END,
outreg(disp, GC_L1M, GC_L1M_16 | GC_L1M_YC | GC_L1M_CS |
outreg(disp, GC_L1WY_L1WX,
outreg(disp, GC_L1WH_L1WW,
outreg(disp, GC_DLS, 1);
outreg(cap, GC_CAP_VCM,
outreg(disp, GC_DCM1, inreg(disp, GC_DCM1) |
outreg(cap, GC_CAP_VCM,
outreg(disp, GC_DCM1,
outreg(cap, GC_CAP_VCM,
outreg(cap, GC_CAP_VCM,
outreg(cap, GC_CAP_CBM, GC_CBM_OO | GC_CBM_CBST |
outreg(cap, GC_CAP_CBOA, par->cap_buf);
outreg(cap, GC_CAP_CBLA, par->cap_buf + par->cap_len);
outreg(ctrl, 0x0, reg_ist);
outreg(host, GC_IST, ~reg_ist);
outreg(host, GC_CCF, ccf);
outreg(host, GC_MMR, mmr);
outreg(host, GC_IST, 0);
outreg(host, GC_IMASK, GC_INT_EN);
outreg(host, GC_IMASK, 0);
outreg(disp, GC_DCM1, reg);
outreg(host, GC_IMASK, 0);
outreg(host, GC_CCF, GC_CCF_CGE_166 | GC_CCF_COT_133);
outreg(host, GC_MMR, GC_MMR_CORALP_EVB_VAL);
outreg(host, GC_IST, 0);
outreg(dram_ctrl, GC_DCTL_IOCONT1_IOCONT0, GC_EVB_DCTL_IOCONT1_IOCONT0);
outreg(dram_ctrl, GC_DCTL_MODE_ADD, GC_EVB_DCTL_MODE_ADD);
outreg(dram_ctrl, GC_DCTL_SETTIME1_EMODE, GC_EVB_DCTL_SETTIME1_EMODE);
outreg(dram_ctrl, GC_DCTL_REFRESH_SETTIME2,
outreg(dram_ctrl, GC_DCTL_RSV2_RSV1, GC_EVB_DCTL_RSV2_RSV1);
outreg(dram_ctrl, GC_DCTL_DDRIF2_DDRIF1, GC_EVB_DCTL_DDRIF2_DDRIF1);
outreg(dram_ctrl, GC_DCTL_RSV0_STATES, GC_EVB_DCTL_RSV0_STATES);
outreg(dram_ctrl, GC_DCTL_MODE_ADD, GC_EVB_DCTL_MODE_ADD_AFT_RST);
outreg(dram_ctrl, GC_DCTL_RSV0_STATES, GC_EVB_DCTL_RSV0_STATES_AFT_RST);
outreg(disp, GC_L0PAL0 + (regno * 4), val);
outreg(ctrl, GC_CTRL_CLK_ENABLE, reg);
outreg(ctrl, GC_CTRL_CLK_ENABLE, reg);
outreg(ctrl, GC_CTRL_INT_MASK, 0);
outreg(ctrl, GC_CTRL_CLK_ENABLE, 0);
goto outreg;
outreg:
goto outreg;
outreg: