io_p2v
iramptr1 = io_p2v(LPC32XX_IRAM_BASE);
iramptr2 = io_p2v(LPC32XX_IRAM_BASE + LPC32XX_IRAM_BANK_SIZE);
*mapbase = io_p2v(LPC32XX_IRAM_BASE);
#define _PMREG(x) io_p2v(LPC32XX_CLK_PM_BASE +\
#define LPC32XX_INTC_MASK(x) io_p2v((x) + 0x00)
#define LPC32XX_INTC_RAW_STAT(x) io_p2v((x) + 0x04)
#define LPC32XX_INTC_STAT(x) io_p2v((x) + 0x08)
#define LPC32XX_INTC_POLAR(x) io_p2v((x) + 0x0C)
#define LPC32XX_INTC_ACT_TYPE(x) io_p2v((x) + 0x10)
#define LPC32XX_INTC_TYPE(x) io_p2v((x) + 0x14)
#define LPC32XX_TIMER_IR(x) io_p2v((x) + 0x00)
#define LPC32XX_TIMER_TCR(x) io_p2v((x) + 0x04)
#define LPC32XX_TIMER_TC(x) io_p2v((x) + 0x08)
#define LPC32XX_TIMER_PR(x) io_p2v((x) + 0x0C)
#define LPC32XX_TIMER_PC(x) io_p2v((x) + 0x10)
#define LPC32XX_TIMER_MCR(x) io_p2v((x) + 0x14)
#define LPC32XX_TIMER_MR0(x) io_p2v((x) + 0x18)
#define LPC32XX_TIMER_MR1(x) io_p2v((x) + 0x1C)
#define LPC32XX_TIMER_MR2(x) io_p2v((x) + 0x20)
#define LPC32XX_TIMER_MR3(x) io_p2v((x) + 0x24)
#define LPC32XX_TIMER_CCR(x) io_p2v((x) + 0x28)
#define LPC32XX_TIMER_CR0(x) io_p2v((x) + 0x2C)
#define LPC32XX_TIMER_CR1(x) io_p2v((x) + 0x30)
#define LPC32XX_TIMER_CR2(x) io_p2v((x) + 0x34)
#define LPC32XX_TIMER_CR3(x) io_p2v((x) + 0x38)
#define LPC32XX_TIMER_EMR(x) io_p2v((x) + 0x3C)
#define LPC32XX_TIMER_CTCR(x) io_p2v((x) + 0x70)
#define LPC32XX_UART_DLL_FIFO(x) io_p2v((x) + 0x00)
#define LPC32XX_UART_DLM_IER(x) io_p2v((x) + 0x04)
#define LPC32XX_UART_IIR_FCR(x) io_p2v((x) + 0x08)
#define LPC32XX_UART_LCR(x) io_p2v((x) + 0x0C)
#define LPC32XX_UART_MODEM_CTRL(x) io_p2v((x) + 0x10)
#define LPC32XX_UART_LSR(x) io_p2v((x) + 0x14)
#define LPC32XX_UART_MODEM_STATUS(x) io_p2v((x) + 0x18)
#define LPC32XX_UART_RXLEV(x) io_p2v((x) + 0x1C)
#define _UCREG(x) io_p2v(\
#define _GPREG(x) io_p2v(LPC32XX_GPIO_BASE + (x))
#define _OTGREG(x) io_p2v(LPC32XX_USB_OTG_BASE + (x))
#define EMC_CTRL_REG io_p2v(LPC32XX_EMC_BASE + EMC_DYN_MEM_CTRL_OFS)
pxa25x_clocks_init(io_p2v(0x41300000));
pxa27x_clocks_init(io_p2v(0x41300000));
pxa3xx_clocks_init(io_p2v(0x41340000), io_p2v(0x41350000));
pxa_timer_nodt_init(IRQ_OST0, io_p2v(0x40a00000));
pxa_irq_base = io_p2v(0x40d00000);
pxa_irq_base = io_p2v(res.start);
# define __REG(x) (*((volatile u32 __iomem *)io_p2v(x)))
# define __REG(x) io_p2v(x)
#define PUDCDN(x) (volatile u32 *)(io_p2v(PHYS_UDCDN((x))))
#define CCCR io_p2v(0x41300000) /* Core Clock Configuration Register */
#define CCSR io_p2v(0x4130000C) /* Core Clock Status Register */
#define CKEN io_p2v(0x41300004) /* Clock Enable Register */
#define OSCC io_p2v(0x41300008) /* Oscillator Configuration Register */
mfp_init_base(io_p2v(MFPR_BASE));
mfp_init_base(io_p2v(MFPR_BASE));
#define OSCC io_p2v(0x41350000) /* Oscillator Configuration Register */
#define OSMR0 io_p2v(0x40A00000) /* */
#define OSMR1 io_p2v(0x40A00004) /* */
#define OSMR2 io_p2v(0x40A00008) /* */
#define OSMR3 io_p2v(0x40A0000C) /* */
#define OSMR4 io_p2v(0x40A00080) /* */
#define OSCR io_p2v(0x40A00010) /* OS Timer Counter Register */
#define OSCR4 io_p2v(0x40A00040) /* OS Timer Counter Register */
#define OMCR4 io_p2v(0x40A000C0) /* */
#define OSSR io_p2v(0x40A00014) /* OS Timer Status Register */
#define OWER io_p2v(0x40A00018) /* OS Timer Watchdog Enable Register */
#define OIER io_p2v(0x40A0001C) /* OS Timer Interrupt Enable Register */
unsigned long virt = (unsigned long)io_p2v(phys);
pxa_timer_nodt_init(IRQ_OST0, io_p2v(0x90000000));
#define OSMR0 io_p2v(0x90000000) /* OS timer Match Reg. 0 */
#define OSMR1 io_p2v(0x90000004) /* OS timer Match Reg. 1 */
#define OSMR2 io_p2v(0x90000008) /* OS timer Match Reg. 2 */
#define OSMR3 io_p2v(0x9000000c) /* OS timer Match Reg. 3 */
#define OSCR io_p2v(0x90000010) /* OS timer Counter Reg. */
#define OSSR io_p2v(0x90000014) /* OS timer Status Reg. */
#define OWER io_p2v(0x90000018) /* OS timer Watch-dog Enable Reg. */
#define OIER io_p2v(0x9000001C) /* OS timer Interrupt Enable Reg. */
#define __MREG(x) IOMEM(io_p2v(x))
# define __REG(x) (*((volatile unsigned long __iomem *)io_p2v(x)))
# define __REG(x) io_p2v(x)