hdmirx_update_bits
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG1,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6, RB_SWAP_EN, RB_SWAP_EN);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6, RB_SWAP_EN, 0);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG7,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG1,
hdmirx_update_bits(hdmirx_dev, HDCP2_CONFIG,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6, HDMIRX_DMA_EN, 0);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG7,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG4,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6, HDMIRX_DMA_EN, HDMIRX_DMA_EN);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6, HDMIRX_DMA_EN, 0);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG4,
hdmirx_update_bits(hdmirx_dev, AVPUNIT_1_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_0_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, PKT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG4,
hdmirx_update_bits(hdmirx_dev, PKT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, PKT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, SCDC_CONFIG, POWERPROVIDED,
hdmirx_update_bits(hdmirx_dev, SCDC_CONFIG, POWERPROVIDED,
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, PHY_RESET | PHY_PDDQ, 0);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6,
hdmirx_update_bits(hdmirx_dev, VIDEO_CONFIG2,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6,
hdmirx_update_bits(hdmirx_dev, VIDEO_CONFIG2,
hdmirx_update_bits(hdmirx_dev, SCDC_CONFIG, HPDLOW, en ? 0 : HPDLOW);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG11,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG11,
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG11,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_0_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, AVPUNIT_0_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, SCDC_CONFIG, POWERPROVIDED, 0);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG6, HDMIRX_DMA_EN, 0);
hdmirx_update_bits(hdmirx_dev, DMA_CONFIG4,
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, HDMI_DISABLE | PHY_RESET |
hdmirx_update_bits(hdmirx_dev, I2C_SLAVE_CONFIG1,
hdmirx_update_bits(hdmirx_dev, SCDC_REGBANK_CONFIG0,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, MAINUNIT_2_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG,
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG,
hdmirx_update_bits(hdmirx_dev, SCDC_INT_MASK_N, SCDCTMDSCCFG_CHG,
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, REFFREQ_SEL_MASK, REFFREQ_SEL(0));
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, RXDATA_WIDTH, RXDATA_WIDTH);
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, PHY_RESET, PHY_RESET);
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, PHY_RESET, 0);
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, PHY_PDDQ, 0);
hdmirx_update_bits(hdmirx_dev, PHY_CONFIG, HDMI_DISABLE, 0);
hdmirx_update_bits(hdmirx_dev, MAINUNIT_0_INT_MASK_N,
hdmirx_update_bits(hdmirx_dev, CMU_CONFIG0,
hdmirx_update_bits(hdmirx_dev, DESCRAND_EN_CONTROL,
hdmirx_update_bits(hdmirx_dev, CED_CONFIG,
hdmirx_update_bits(hdmirx_dev, DEFRAMER_CONFIG0,