gpio_reg
return priv->base + priv->pdata->gpio_reg[gpio]*sizeof(u32);
struct gpio_reg *r = to_gpio_reg(gc);
struct gpio_reg *r = to_gpio_reg(gc);
struct gpio_reg *r;
struct gpio_reg *r = to_gpio_reg(gc);
#define to_gpio_reg(x) container_of(x, struct gpio_reg, gc)
struct gpio_reg *r = to_gpio_reg(gc);
struct gpio_reg *r = to_gpio_reg(gc);
struct gpio_reg *r = to_gpio_reg(gc);
struct gpio_reg *r = to_gpio_reg(gc);
struct gpio_reg *r = to_gpio_reg(gc);
void __iomem *grer = gpio_reg(&priv->chip, gpio, GRER);
void __iomem *gfer = gpio_reg(&priv->chip, gpio, GFER);
void __iomem *gitr = gpio_reg(&priv->chip, gpio, GITR);
void __iomem *glpr = gpio_reg(&priv->chip, gpio, GLPR);
void __iomem *gwmr = gpio_reg(&priv->chip, gpio, priv->wake_regs.gwmr);
void __iomem *gwsr = gpio_reg(&priv->chip, gpio, priv->wake_regs.gwsr);
void __iomem *gisr = gpio_reg(&priv->chip, base, GISR);
void __iomem *gimr = gpio_reg(&priv->chip, base, GIMR);
reg = gpio_reg(&priv->chip, base, GRER);
reg = gpio_reg(&priv->chip, base, GFER);
ctx->level = readl(gpio_reg(&priv->chip, base, GPLR));
ctx->gpdr = readl(gpio_reg(&priv->chip, base, GPDR));
ctx->grer = readl(gpio_reg(&priv->chip, base, GRER));
ctx->gfer = readl(gpio_reg(&priv->chip, base, GFER));
ctx->gimr = readl(gpio_reg(&priv->chip, base, GIMR));
ctx->gwmr = readl(gpio_reg(&priv->chip, base, priv->wake_regs.gwmr));
writel(ctx->level, gpio_reg(&priv->chip, base, GPSR));
writel(ctx->gpdr, gpio_reg(&priv->chip, base, GPDR));
writel(ctx->grer, gpio_reg(&priv->chip, base, GRER));
writel(ctx->gfer, gpio_reg(&priv->chip, base, GFER));
writel(ctx->gimr, gpio_reg(&priv->chip, base, GIMR));
writel(ctx->gwmr, gpio_reg(&priv->chip, base, priv->wake_regs.gwmr));
return intel_de_read_notrace(display, bus->gpio_reg) & preserve_bits;
intel_de_write_notrace(display, bus->gpio_reg, reserved | GPIO_CLOCK_DIR_MASK);
intel_de_write_notrace(display, bus->gpio_reg, reserved);
return (intel_de_read_notrace(display, bus->gpio_reg) & GPIO_CLOCK_VAL_IN) != 0;
intel_de_write_notrace(display, bus->gpio_reg, reserved | GPIO_DATA_DIR_MASK);
intel_de_write_notrace(display, bus->gpio_reg, reserved);
return (intel_de_read_notrace(display, bus->gpio_reg) & GPIO_DATA_VAL_IN) != 0;
intel_de_write_notrace(display, bus->gpio_reg, reserved | clock_bits);
intel_de_posting_read(display, bus->gpio_reg);
intel_de_write_notrace(display, bus->gpio_reg, reserved | data_bits);
intel_de_posting_read(display, bus->gpio_reg);
u32 reg_val = intel_de_read_notrace(display, bus->gpio_reg);
intel_de_write_notrace(display, bus->gpio_reg, reg_val);
intel_de_posting_read(display, bus->gpio_reg);
intel_gpio_setup(struct intel_gmbus *bus, i915_reg_t gpio_reg)
bus->gpio_reg = gpio_reg;
i915_reg_t gpio_reg;
gpio_reg = (data->cregs[LTC4245_GPIO] & 0x3f) | ((gpio_next + 1) << 6);
i2c_smbus_write_byte_data(client, LTC4245_GPIO, gpio_reg);
data->cregs[LTC4245_GPIO] = gpio_reg;
u8 gpio_curr, gpio_next, gpio_reg;
effect->gpio_reg = vib->dsp.gpio_base_reg + (gpio_num * 8) - gpio_edge;
return regmap_write(vib->regmap, effect->gpio_reg, button);
effect->gpio_reg = CS40L50_GPIO_MAPPING_NONE;
if (erase_effect->gpio_reg != CS40L50_GPIO_MAPPING_NONE) {
error = regmap_write(vib->regmap, erase_effect->gpio_reg,
u32 gpio_reg;
static unsigned char __iomem *gpio_reg;
if ((in_8(gpio_reg + 0x9) & 0x02) == 0) {
gpio_reg = ioremap(res.start, 0x10);
if (gpio_reg == NULL) {
iounmap(gpio_reg);
gpio_reg = NULL;
u32 gpio_reg = GPIO_LO;
gpio_reg = GPIO_HI;
value = cx_read(gpio_reg);
cx_write(gpio_reg, value);
u16 gpio_reg;
gpio_reg =
writeb(gpio_reg, ndev->bmmio0 + GPIO_REG_IO);
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2820_R08_GPIO_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
.gpio_reg = EM2874_R80_GPIO_P0_CTRL,
em28xx_write_reg_bits(dev, led->gpio_reg,
led->gpio_reg,
u8 gpio_reg;
u8 gpio_reg, gpio_ports[2];
gpio_reg = 0;
&gpio_reg, sizeof(gpio_reg),
u8 gpio_reg, gpio_ports[2], gpio_data[3];
gpio_reg = 2;
&gpio_reg, sizeof(gpio_reg),
u32 gpio_reg;
gpio_reg = REG_RD(bp, MISC_REG_GPIO);
if ((gpio_reg & gpio_mask) == gpio_mask)
u32 gpio_reg;
gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
REG_WR(bp, MISC_REG_GPIO, gpio_reg);
u32 gpio_reg = 0;
gpio_reg = REG_RD(bp, MISC_REG_GPIO);
gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
REG_WR(bp, MISC_REG_GPIO, gpio_reg);
u32 gpio_reg;
gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
u32 aux_reg, gpio_reg, irq_reg;
gpio_reg = FIELD_PREP(GLGEN_GPIO_CTL_PIN_FUNC_M,
gpio_reg = 0;
wr32(hw, GLGEN_GPIO_CTL(gpio_pin), gpio_reg);
.gpio_reg = apu2_gpio_regs,
struct gpio_reg __iomem *pps_select;
struct gpio_reg __iomem *sma_map1;
struct gpio_reg __iomem *sma_map2;
int *gpio_reg;