enetc_port_wr
enetc_port_wr(&si->hw, reg, val);
enetc_port_wr(&si->hw, reg + si->drvdata->pmac_offset, val);
enetc_port_wr(hw, ENETC4_PSIUMHFR1(si), upper_32_bits(hash));
enetc_port_wr(hw, ENETC4_PSIMMHFR0(si), lower_32_bits(hash));
enetc_port_wr(hw, ENETC4_PSIMMHFR1(si), upper_32_bits(hash));
enetc_port_wr(hw, ENETC4_PSICFGR0(0), val);
enetc_port_wr(hw, ENETC4_PSICFGR0(i + 1), val);
enetc_port_wr(hw, ENETC4_PSIPVMR, val);
enetc_port_wr(hw, ENETC4_PSICFGR2(0), val);
enetc_port_wr(hw, ENETC4_PSICFGR2(i + 1), val);
enetc_port_wr(hw, ENETC4_PMR, si_bitmap);
enetc_port_wr(hw, ENETC4_PSIVLANFMR, PSIVLANFMR_VS);
enetc_port_wr(hw, ENETC4_PSIPMMR, 0);
enetc_port_wr(hw, ENETC4_PTCTMSDUR(tc), val);
enetc_port_wr(&priv->si->hw, ENETC4_PCR, val);
enetc_port_wr(hw, ENETC4_PPAUONTR, pause_on_thresh);
enetc_port_wr(hw, ENETC4_PPAUOFFTR, pause_off_thresh);
enetc_port_wr(hw, ENETC4_POR, val);
enetc_port_wr(hw, ENETC4_POR, val);
enetc_port_wr(hw, ENETC4_PM_CMD_CFG(1), val);
enetc_port_wr(hw, ENETC4_PM_CMD_CFG(0), val);
enetc_port_wr(hw, ENETC4_POR, val);
enetc_port_wr(hw, ENETC4_POR, val);
enetc_port_wr(hw, ENETC4_PSIPMMR, val);
enetc_port_wr(hw, ENETC4_PSIUMHFR0(si), lower_32_bits(hash));
enetc_port_wr(hw, ENETC_PTCFPR(tc), val);
enetc_port_wr(&si->hw, ENETC_PM0_CMD_CFG, val & ~ENETC_PM0_RX_EN);
enetc_port_wr(&si->hw, ENETC_PM0_CMD_CFG, val);
enetc_port_wr(hw, ENETC_PFPMR, val);
enetc_port_wr(hw, ENETC_MMCSR, val);
enetc_port_wr(hw, ENETC_MMCSR, val);
enetc_port_wr(hw, base + i * 4, ((u32 *)bytes)[i]);
enetc_port_wr(&si->hw, ENETC_PSIUMHFR0(si_idx, err),
enetc_port_wr(&si->hw, ENETC_PSIUMHFR1(si_idx),
enetc_port_wr(&si->hw, ENETC_PSIMMHFR0(si_idx, err),
enetc_port_wr(&si->hw, ENETC_PSIMMHFR1(si_idx),
enetc_port_wr(hw, ENETC_PSIPMR, psipmr);
enetc_port_wr(&priv->si->hw, ENETC_PSICFGR0(vf + 1), cfgr);
enetc_port_wr(hw, ENETC_PSIRFSCFGR(i + 1), vf_entries);
enetc_port_wr(hw, ENETC_PSIRFSCFGR(0),
enetc_port_wr(hw, ENETC_PRFSMR, ENETC_PRFSMR_RFSE);
enetc_port_wr(hw, ENETC_PSICFGR0(0), val);
enetc_port_wr(hw, ENETC_PSICFGR0(i + 1), val);
enetc_port_wr(hw, ENETC_PVCLCTR, val);
enetc_port_wr(hw, ENETC_PSIVLANFMR, ENETC_PSIVLANFMR_VS);
enetc_port_wr(hw, ENETC_PTCMSDUR(tc), val);
enetc_port_wr(hw, ENETC_PTCMSDUR(tc), ENETC_MAC_MAXFRM_SIZE);
enetc_port_wr(hw, ENETC_PSIPMR, 0);
enetc_port_wr(hw, ENETC_PMR, ENETC_PMR_EN);
enetc_port_wr(hw, ENETC_PSIPVMR, ENETC_PSIPVMR_SET_VP(si_map) | val);
enetc_port_wr(hw, ENETC_PPAUONTR, pause_on_thresh);
enetc_port_wr(hw, ENETC_PPAUOFFTR, pause_off_thresh);
enetc_port_wr(hw, ENETC_PSIVLANR(si), val);
enetc_port_wr(&si->hw, ENETC_PSIUMHFR0(si_idx, err), 0);
enetc_port_wr(&si->hw, ENETC_PSIUMHFR1(si_idx), 0);
enetc_port_wr(&si->hw, ENETC_PSIMMHFR0(si_idx, err), 0);
enetc_port_wr(&si->hw, ENETC_PSIMMHFR1(si_idx), 0);
enetc_port_wr(hw, low_reg_off, lower_32_bits(hash));
enetc_port_wr(hw, high_reg_off, upper_32_bits(hash));
enetc_port_wr(hw, ENETC_PTCCBSR1(tc), 0);
enetc_port_wr(hw, ENETC_PTCCBSR0(tc), 0);
enetc_port_wr(hw, ENETC_PTCCBSR1(tc), hi_credit_reg);
enetc_port_wr(hw, ENETC_PTCCBSR0(tc), bw | ENETC_CBSE);
enetc_port_wr(hw, ENETC_PTCTSDR(tc), qopt->enable ? ENETC_TSDE : 0);
enetc_port_wr(hw, ENETC_PMR, (tmp & ~ENETC_PMR_PSPEED_MASK) | pspeed);