dw_pcie_writel_dbi
dw_pcie_writel_dbi(pci, PCI_COMMAND, val);
dw_pcie_writel_dbi(pci, PCI_COMMAND, val);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, tmp);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, tmp);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, phy_ctl);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, 0x00);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var);
dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, 0x0);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, tmp);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 1);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, SZ_4K - 1);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, ks_pcie->app.start);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, flags);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, pcie->lnkcap);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val);
dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg);
dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg);
dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg);
dw_pcie_writel_dbi(pci, PCIE_ARCACHE_TRC_REG, ARCACHE_DEFAULT_VALUE);
dw_pcie_writel_dbi(pci, PCIE_AWCACHE_TRC_REG, AWCACHE_DEFAULT_VALUE);
dw_pcie_writel_dbi(pci, PCIE_ARUSER_REG, reg);
dw_pcie_writel_dbi(pci, PCIE_AWUSER_REG, reg);
dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, reg);
dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG, val);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
dw_pcie_writel_dbi(pci, rinfo->ras_cap_offset + SD_STATUS_L1LANE_REG, val);
dw_pcie_writel_dbi(pci, rinfo->ras_cap_offset + ERR_INJ0_OFF + (0x4 * err_group), val);
dw_pcie_writel_dbi(pci, rinfo->ras_cap_offset + ERR_INJ_ENABLE_REG, (0x1 << err_group));
dw_pcie_writel_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG, val);
dw_pcie_writel_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG, val);
dw_pcie_writel_dbi(pci, rinfo->ras_cap_offset + RAS_DES_EVENT_COUNTER_CTRL_REG, val);
dw_pcie_writel_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL, val);
dw_pcie_writel_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL, val);
dw_pcie_writel_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL, val);
dw_pcie_writel_dbi(pci, pci->ptm_vsec_offset + PTM_RES_REQ_CTRL, val);
dw_pcie_writel_dbi(pci, ptm_cap_base + PCI_PTM_CAP, reg);
dw_pcie_writel_dbi(pci, ptm_cap_base + PCI_PTM_CAP, reg);
dw_pcie_writel_dbi(pci, PCIE_MSIX_DOORBELL, msg_data);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0x00000004);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0x00000000);
dw_pcie_writel_dbi(pci, PCI_INTERRUPT_LINE, val);
dw_pcie_writel_dbi(pci, PCI_PRIMARY_BUS, val);
dw_pcie_writel_dbi(pci, PCI_COMMAND, val);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]);
dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]);
dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_STATUS + res, BIT(bit));
dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK +
dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_ENABLE +
dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_LO, lower_32_bits(msi_target));
dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_HI, upper_32_bits(msi_target));
dw_pcie_writel_dbi(pci, l1ss + PCI_L1SS_CAP, l1ss_cap);
dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val);
dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, val);
dw_pcie_writel_dbi(pci, cap_pos, header & 0xffff0000);
dw_pcie_writel_dbi(pci, pre_pos,
dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, dir | index);
dw_pcie_writel_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL, val);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCTL2, ctrl2 | link_speed);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, cap | link_speed);
dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, plc);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, lwsc);
dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap);
dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, 0xFF);
dw_pcie_writel_dbi(pci, reg, val);
dw_pcie_writel_dbi(pci, reg, val);
dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap);
dw_pcie_writel_dbi(pci, cap_exp + PCI_EXP_LNKCAP, tmp);
dw_pcie_writel_dbi(pci, cap_exp + PCI_EXP_LNKCAP, tmp);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, tmp);
dw_pcie_writel_dbi(&pcie->pci, ofs, val);
dw_pcie_writel_dbi(pci, COHERENCY_CONTROL_3_OFF, 0x0);
dw_pcie_writel_dbi(pci, COHERENCY_CONTROL_1_OFF,
dw_pcie_writel_dbi(pci, COHERENCY_CONTROL_2_OFF, ddr_base_high);
dw_pcie_writel_dbi(pci, PCIE_PORT_FORCE, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, reg);
dw_pcie_writel_dbi(pci, GEN3_EQ_FB_MODE_DIR_CHANGE_OFF, reg);
dw_pcie_writel_dbi(pci, GEN3_EQ_CONTROL_OFF, reg);
dw_pcie_writel_dbi(pci, GEN4_LANE_MARGINING_1_OFF, reg);
dw_pcie_writel_dbi(pci, GEN4_LANE_MARGINING_2_OFF, reg);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, val);
dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, val);
dw_pcie_writel_dbi(dw, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
dw_pcie_writel_dbi(dw, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
dw_pcie_writel_dbi(dw, PCIE_PORT_LANE_SKEW, val);
dw_pcie_writel_dbi(dw, PRTLGC89, RCAR_GEN4_PCIE_FIRMWARE_BASE_ADDR + i);
dw_pcie_writel_dbi(dw, PRTLGC90, data);
dw_pcie_writel_dbi(dw, PRTLGC89, check_addr[i]);
dw_pcie_writel_dbi(dw, PCIE_PORT_FORCE, val);
dw_pcie_writel_dbi(pci, PCI_EXP_LNKCAP + offset, val);
dw_pcie_writel_dbi(pci, offset, val);
dw_pcie_writel_dbi(pci, CFG_TIMER_CTRL_MAX_FUNC_NUM_OFF, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, MSIX_ADDR_MATCH_LOW_OFF, val);
dw_pcie_writel_dbi(pci, MSIX_ADDR_MATCH_HIGH_OFF, val);
dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val);
dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap +
dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap +
dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap +
dw_pcie_writel_dbi(pci, pcie->ras_des_cap +
dw_pcie_writel_dbi(pci, l1ss + PCI_L1SS_CAP, val);
dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, GEN3_EQ_CONTROL_OFF, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, GEN3_EQ_CONTROL_OFF, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, PCI_IO_BASE, val);
dw_pcie_writel_dbi(pci, PCI_PREF_MEMORY_BASE, val);
dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0);
dw_pcie_writel_dbi(pci, PORT_LOGIC_AMBA_ERROR_RESPONSE_DEFAULT, val);
dw_pcie_writel_dbi(pci, GEN3_RELATED_OFF, val);
dw_pcie_writel_dbi(pci, CFG_TIMER_CTRL_MAX_FUNC_NUM_OFF, val);
dw_pcie_writel_dbi(pci, offset + PCI_DLF_CAP, val);