cx_clear
cx_clear(MC417_RWD, NETUP_ADLO);
cx_clear(MC417_RWD, NETUP_ADHI);
cx_clear(MC417_RWD,
cx_clear(MC417_RWD, (read) ? NETUP_RD : NETUP_WR);
cx_clear(AUD_INT_DMA_CTL, 0x11);
cx_clear(AUD_INT_DMA_CTL, 0x11);
cx_clear(PCI_INT_MSK, PCI_MSK_AUD_INT);
cx_clear(AUDIO_INT_INT_MSK, AUD_INT_OPC_ERR | AUD_INT_DN_SYNC |
cx_clear(AUD_INT_DMA_CTL, 0x11);
cx_clear(GP0_IO, 2);
cx_clear(GP0_IO, 7);
cx_clear(GP0_IO, bitmask);
cx_clear(GP0_IO, 0x00000005);
cx_clear(GP0_IO, 0x00000005);
cx_clear(GP0_IO, 0x00000005);
cx_clear(GP0_IO, 0x00000005);
cx_clear(GP0_IO, 0x0000000f);
cx_clear(GP0_IO, 0x0000000f);
cx_clear(GP0_IO, 0x00000004);
cx_clear(MC417_RWD, 0x00000800);
cx_clear(GP0_IO, 0x00030004);
cx_clear(GP0_IO, 0x00010006);
cx_clear(MC417_CTL, 1);
cx_clear(GP0_IO, 0x00010001);
cx_clear(GP0_IO, 0x00030003);
cx_clear(GP0_IO, 0x00020002);
cx_clear(GP0_IO, 0x00040004);
cx_clear(GP0_IO, 0x00010004); /* GPIO 0 as input */
cx_clear(GP0_IO, 0x00010002);
cx_clear(RDR_RDRCTL1, 1 << 8);
cx_clear(RDR_RDRCTL1, 1 << 8);
cx_clear(port->reg_dma_ctl, port->dma_ctl_val);
cx_clear(port->reg_ts_int_msk, port->ts_int_msk_val);
cx_clear(port->reg_dma_ctl, port->dma_ctl_val);
cx_clear(port->reg_dma_ctl, port->dma_ctl_val);
cx_clear(port->reg_dma_ctl, port->dma_ctl_val);
cx_clear(GP0_IO, mask & 0x7);
cx_clear(MC417_RWD, (mask & 0x7fff8) >> 3);
cx_clear(GP0_IO, (mask & 0x7) << 16);
cx_clear(MC417_OEN, (mask & 0x7fff8) >> 3);
cx_clear(PCI_INT_MSK, mask);
cx_clear(PCI_INT_MSK, mask);
cx_clear(RDR_TLCTL0, 1 << 4);
cx_clear(MC417_RWD, SP2_ADLO);
cx_clear(MC417_RWD, SP2_ADHI);
cx_clear(MC417_RWD, SP2_CS0);
cx_clear(MC417_RWD, (read) ? SP2_RD : SP2_WR);
cx_clear(MC417_OEN, ALT_DATA);/* D0-D7 out */
cx_clear(VID_A_DMA_CTL, 0x22); /* FIFO and RISC enable */
cx_clear(VID_A_DMA_CTL, 0x11);
cx_clear(VID_A_DMA_CTL, 0x11);
cx_clear(AUD_INT_DMA_CTL,
cx_clear(AUD_INT_DMA_CTL,
cx_clear(PCI_INT_MSK, PCI_MSK_AUD_INT);
cx_clear(AUD_A_INT_MSK, AUD_INT_OPC_ERR | AUD_INT_DN_SYNC |
cx_clear(AUD_INT_DMA_CTL,
cx_clear(channel->dma_ctl, 0x11);
cx_clear(PCI_INT_MSK, 1);
cx_clear(MO_AUD_DMACNTRL, 0x11);
cx_clear(MO_AUD_DMACNTRL, 0x11);
cx_clear(MO_PCI_INTMSK, PCI_INT_AUDINT);
cx_clear(MO_AUD_INTMSK, AUD_INT_OPC_ERR | AUD_INT_DN_SYNC |
cx_clear(MO_AUD_DMACNTRL, 0x11);
cx_clear(MO_PCI_INTMSK, PCI_INT_AUDINT);
cx_clear(MO_GP0_IO, 0x00000080);
cx_clear(MO_INPUT_FORMAT, 0x100); /* chroma subcarrier lock to normal? */
cx_clear(MO_OUTPUT_FORMAT, 0x0008); /* Normal Y-limits to let the mpeg encoder sync */
cx_clear(AUD_VOL_CTL, (1 << 6));
cx_clear(MO_GP0_IO, 0x00000010);
cx_clear(MO_GP1_IO, 0x10);
cx_clear(MO_GP1_IO, 0x10);
cx_clear(MO_GP0_IO, 0x00000010);
cx_clear(MO_GP0_IO, 0x00000088);
cx_clear(MO_GP0_IO, 0x00000080);
cx_clear(MO_GP0_IO, 0x00000040);
cx_clear(MO_GP0_IO, 0x00000001);
cx_clear(MO_GP2_IO, 0x00000001);
cx_clear(MO_GP0_IO, 0x00000007);
cx_clear(MO_GP0_IO, 1);
cx_clear(MO_GP0_IO, 1);
cx_clear(MO_GP0_IO, 1);
cx_clear(MO_GP0_IO, 1);
cx_clear(MO_GP0_IO, 0x01);
cx_clear(MO_GP0_IO, 0x00000080);
cx_clear(MO_GP0_IO, 0x00000004);
cx_clear(MO_GP0_IO, 0x00000080);
cx_clear(MO_GP0_IO, 0x00000004);
cx_clear(MO_GP0_IO, 8);
cx_clear(MO_GP0_IO, 0x20);
cx_clear(MO_GP0_IO, 0x20);
cx_clear(MO_GP0_IO, 0x08);
cx_clear(MO_GP0_IO, 0x80);
cx_clear(MO_GP0_IO, 0x80);
cx_clear(MO_TS_DMACNTRL, 0x11);
cx_clear(MO_PCI_INTMSK, PCI_INT_TSINT);
cx_clear(MO_TS_INTMSK, 0x1f0011);
cx_clear(MO_TS_DMACNTRL, 0x11);
cx_clear(MO_VID_DMACNTRL, 0x11);
cx_clear(VID_CAPTURE_CONTROL, 0x06);
cx_clear(MO_VID_DMACNTRL, 0x88);
cx_clear(VID_CAPTURE_CONTROL, 0x18);
cx_clear(MO_PCI_INTMSK, PCI_INT_VIDINT);
cx_clear(MO_VID_INTMSK, 0x0f0088);
cx_clear(MO_VID_DMACNTRL, 0x11);
cx_clear(VID_CAPTURE_CONTROL, 0x06);
cx_clear(MO_AFECFG_IO, 0x00000001);
cx_clear(MO_INPUT_FORMAT, 0x00010010);
cx_clear(MO_FILTER_EVEN, 0x00002020);
cx_clear(MO_FILTER_ODD, 0x00002020);
cx_clear(AUD_CTL, EN_I2SIN_ENABLE);
cx_clear(MO_VID_DMACNTRL, 0x11);
cx_clear(VID_CAPTURE_CONTROL, 0x06);
cx_clear(MO_PCI_INTMSK, PCI_INT_VIDINT);
cx_clear(MO_VID_INTMSK, 0x0f0011);
cx_clear(MO_VID_DMACNTRL, 0x11);
cx_clear(VID_CAPTURE_CONTROL, 0x06);