cix_mbox_write
cix_mbox_write(priv, CIX_DB_INT_BIT, CIX_REG_DB_ACK);
cix_mbox_write(priv, msg->buf[i], CIX_REG_MSG(i));
cix_mbox_write(priv, CIX_DB_INT_BIT, CIX_REG_DB_ACK);
cix_mbox_write(priv, len, CIX_FIFO_WM);
cix_mbox_write(priv, msg->buf[i], CIX_FIFO_WR);
cix_mbox_write(priv, val, CIX_INT_ENABLE);
cix_mbox_write(priv, arg[0], CIX_REG_F_INT(index));
cix_mbox_write(priv, CIX_DB_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, CIX_DB_ACK_INT_BIT, CIX_REG_DB_ACK);
cix_mbox_write(priv, CIX_ACK_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, CIX_DB_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, CIX_DB_ACK_INT_BIT, CIX_REG_DB_ACK);
cix_mbox_write(priv, CIX_ACK_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, (CIX_FIFO_FULL_INT | CIX_FIFO_WM01_INT),
cix_mbox_write(priv, CIX_FIFO_UFLOW_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, CIX_FIFO_EMPTY_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, val, CIX_INT_ENABLE);
cix_mbox_write(priv, CIX_FIFO_OFLOW_INT, CIX_INT_CLEAR);
cix_mbox_write(priv, CIX_FAST_CH_INT(cp->index), CIX_INT_CLEAR);
cix_mbox_write(priv, val, CIX_INT_ENABLE);
cix_mbox_write(priv, val, CIX_INT_ENABLE_SIDE_B);
cix_mbox_write(priv, CIX_FIFO_RST_BIT, CIX_FIFO_RST);
cix_mbox_write(priv, CIX_FIFO_WM_DEFAULT, CIX_FIFO_WM);
cix_mbox_write(priv, val, CIX_INT_ENABLE);
cix_mbox_write(priv, val, CIX_INT_ENABLE_SIDE_B);
cix_mbox_write(priv, val, CIX_INT_ENABLE_SIDE_B);
cix_mbox_write(priv, val, CIX_INT_ENABLE);
cix_mbox_write(priv, val, CIX_INT_ENABLE_SIDE_B);
cix_mbox_write(priv, val, CIX_INT_ENABLE);
cix_mbox_write(priv, val, CIX_INT_ENABLE_SIDE_B);
cix_mbox_write(priv, val, CIX_INT_ENABLE_SIDE_B);