drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_5_0_sh_mask.h

646

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_6_0_sh_mask.h

648

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_7_0_sh_mask.h

685

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_1_0_sh_mask.h

1209

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_sh_mask.h

2812

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_sh_mask.h

1818

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_6_0_sh_mask.h

3478

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_3_0_0_sh_mask.h

2537

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_0_sh_mask.h

3739

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_3_sh_mask.h

3774

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_5_sh_mask.h

3605

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_5_0_0_sh_mask.h

3295

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_5_3_0_sh_mask.h

4787

#define UVD_SOFT_RESET__UDEC_DCLK_RESET_STATUS__SHIFT 0x15