drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_5_0_sh_mask.h

656

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_6_0_sh_mask.h

658

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_7_0_sh_mask.h

687

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_1_0_sh_mask.h

1211

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_sh_mask.h

2817

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_sh_mask.h

1823

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_6_0_sh_mask.h

3483

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_3_0_0_sh_mask.h

2542

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_0_sh_mask.h

3744

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_3_sh_mask.h

3779

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_5_sh_mask.h

3610

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_5_0_0_sh_mask.h

3300

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_5_3_0_sh_mask.h

4792

#define UVD_SOFT_RESET__MIF_DCLK_RESET_STATUS__SHIFT 0x1a