drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_3_1_sh_mask.h

234

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_4_0_sh_mask.h

65

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0x0000000e

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_4_2_sh_mask.h

234

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_5_0_sh_mask.h

256

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_6_0_sh_mask.h

258

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_7_0_sh_mask.h

424

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_1_0_sh_mask.h

917

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_sh_mask.h

1935

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_sh_mask.h

1985

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_6_0_sh_mask.h

3656

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_3_0_0_sh_mask.h

2715

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_0_sh_mask.h

93

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_3_sh_mask.h

93

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_4_0_5_sh_mask.h

89

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_5_0_0_sh_mask.h

93

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe

drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_5_3_0_sh_mask.h

1447

#define UVD_CGC_CTRL__UDEC_DB_MODE__SHIFT 0xe