smn_reg_def_t
#define D_SMUPWR_CCD_DIE_ID (const smn_reg_def_t){ \
#define D_SMUPWR_THREAD_EN (const smn_reg_def_t){ \
#define D_SMUPWR_THREAD_CFG (const smn_reg_def_t){ \
#define D_SMUPWR_SOFT_DOWNCORE (const smn_reg_def_t){ \
#define D_SMUPWR_CORE_EN (const smn_reg_def_t){ \
amdzen_l3soc_smn_reg(const uint8_t ccdno, const smn_reg_def_t def,
#define D_L3SOC_THREAD_EN (const smn_reg_def_t){ \
#define D_L3SOC_THREAD_CFG (const smn_reg_def_t){ \
#define D_L3SOC_SOFT_DOWNCORE (const smn_reg_def_t){ \
#define D_L3SOC_CORE_EN (const smn_reg_def_t){ \
const smn_reg_def_t def, const uint16_t reginst)
#define D_SCFCTP_PMREG_INITPKG0 (const smn_reg_def_t){ \
#define D_SCFCTP_PMREG_INITPKG7 (const smn_reg_def_t){ \
amdzen_smupwr_smn_reg(const uint8_t ccdno, const smn_reg_def_t def,
_fn(const uint8_t unitno, const smn_reg_def_t def, const uint16_t reginst) \
smn_reg_def_t regdef = { 0 };
#define D_UMC_BASE (const smn_reg_def_t){ \
#define D_UMC_BASE_SEC (const smn_reg_def_t){ \
#define D_UMC_BASE_EXT_DDR5 (const smn_reg_def_t){ \
#define D_UMC_BASE_EXT_SEC_DDR5 (const smn_reg_def_t){ \
#define D_UMC_MASK_DDR4 (const smn_reg_def_t){ \
#define D_UMC_MASK_SEC_DDR4 (const smn_reg_def_t){ \
#define D_UMC_MASK_DDR5 (const smn_reg_def_t){ \
#define D_UMC_MASK_SEC_DDR5 (const smn_reg_def_t){ \
#define D_UMC_MASK_EXT_DDR5 (const smn_reg_def_t){ \
#define D_UMC_MASK_EXT_SEC_DDR5 (const smn_reg_def_t){ \
#define D_UMC_ADDRCFG_DDR4 (const smn_reg_def_t){ \
#define D_UMC_ADDRCFG_DDR5 (const smn_reg_def_t){ \
#define D_UMC_ADDRSEL_DDR4 (const smn_reg_def_t){ \
#define D_UMC_ADDRSEL_DDR5 (const smn_reg_def_t){ \
#define D_UMC_COLSEL_LO_DDR4 (const smn_reg_def_t){ \
#define D_UMC_COLSEL_HI_DDR4 (const smn_reg_def_t){ \
#define D_UMC_COLSEL_LO_DDR5 (const smn_reg_def_t){ \
#define D_UMC_COLSEL_HI_DDR5 (const smn_reg_def_t){ \
#define D_UMC_RMSEL_DDR4 (const smn_reg_def_t){ \
#define D_UMC_RMSEL_SEC_DDR4 (const smn_reg_def_t){ \
#define D_UMC_RMSEL_DDR5 (const smn_reg_def_t){ \
#define D_UMC_DIMMCFG_DDR4 (const smn_reg_def_t){ \
#define D_UMC_DIMMCFG_DDR5 (const smn_reg_def_t){ \
#define D_UMC_BANK_HASH_DDR4 (const smn_reg_def_t){ \
#define D_UMC_BANK_HASH_DDR5 (const smn_reg_def_t){ \
#define D_UMC_RANK_HASH_DDR4 (const smn_reg_def_t){ \
#define D_UMC_RANK_HASH_DDR5 (const smn_reg_def_t){ \
#define D_UMC_RANK_HASH_EXT_DDR5 (const smn_reg_def_t){ \
#define D_UMC_PC_HASH_DDR5 (const smn_reg_def_t){ \
#define D_UMC_PC_HASH2_DDR5 (const smn_reg_def_t){ \
#define D_UMC_CS_HASH_DDR4 (const smn_reg_def_t){ \
#define D_UMC_CS_HASH_DDR5 (const smn_reg_def_t){ \
#define D_UMC_CS_HASH_EXT_DDR5 (const smn_reg_def_t){ \
#define D_UMC_UMCCFG (const smn_reg_def_t){ \
#define D_UMC_DATACTL (const smn_reg_def_t){ \
#define D_UMC_ECCCTL (const smn_reg_def_t){ \
#define D_UMC_DRAMCFG (const smn_reg_def_t){ \
#define D_UMC_UMCCAP (const smn_reg_def_t){ \
#define D_UMC_UMCCAP_HI (const smn_reg_def_t){ \
amdzen_umc_smn_reg(const uint8_t umcno, const smn_reg_def_t def,