usr/src/uts/sun4u/io/px/px_err.c

741

CSR_XS(csr_base, reg_desc_p->log_addr, log_mask);

usr/src/uts/sun4u/io/px/px_err.c

752

CSR_XS(csr_base, reg_desc_p->enable_addr, 0);

usr/src/uts/sun4u/io/px/px_err.c

753

CSR_XS(csr_base, reg_desc_p->clear_addr, -1);

usr/src/uts/sun4u/io/px/px_err.c

754

CSR_XS(csr_base, reg_desc_p->enable_addr, intr_mask);

usr/src/uts/sun4u/io/px/px_err.c

774

CSR_XS(csr_base, reg_desc_p->log_addr, val);

usr/src/uts/sun4u/io/px/px_err.c

775

CSR_XS(csr_base, reg_desc_p->enable_addr, val);

usr/src/uts/sun4u/io/px/px_err.c

990

CSR_XS(csr_base, clear_addr, ss_reg);

usr/src/uts/sun4u/io/px/px_hlib.c

1008

CSR_XS(csr_base, LPU_TXLINK_FREQUENT_NAK_LATENCY_TIMER_THRESHOLD, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1025

CSR_XS(csr_base, LPU_TXLINK_REPLAY_TIMER_THRESHOLD, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1059

CSR_XS(csr_base, LPU_TXLINK_RETRY_FIFO_POINTER, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1371

CSR_XS(csr_base, LPU_LTSSM_CONFIG2, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1380

CSR_XS(csr_base, LPU_LTSSM_CONFIG3, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1392

CSR_XS(csr_base, LPU_LTSSM_CONFIG4, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1400

CSR_XS(csr_base, LPU_LTSSM_CONFIG5, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1520

CSR_XS(csr_base, DLU_INTERRUPT_MASK, 0ull);

usr/src/uts/sun4u/io/px/px_hlib.c

1525

CSR_XS(csr_base, DLU_LINK_LAYER_CONFIG, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1532

CSR_XS(csr_base, DLU_FLOW_CONTROL_UPDATE_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1539

CSR_XS(csr_base, DLU_TXLINK_REPLAY_TIMER_THRESHOLD, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1556

CSR_XS(csr_base, DMC_CORE_AND_BLOCK_INTERRUPT_ENABLE, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1572

CSR_XS(csr_base, DMC_DEBUG_SELECT_FOR_PORT_A, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1580

CSR_XS(csr_base, DMC_DEBUG_SELECT_FOR_PORT_B, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1613

CSR_XS(csr_base, PEC_CORE_AND_BLOCK_INTERRUPT_ENABLE, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1723

CSR_XS(csr_base, MMU_TTE_CACHE_INVALIDATE, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

1738

CSR_XS(csr_base, MMU_TSB_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1753

CSR_XS(csr_base, MMU_CONTROL_AND_STATUS, val);

usr/src/uts/sun4u/io/px/px_hlib.c

1819

CSR_XS(dev_hdl,

usr/src/uts/sun4u/io/px/px_hlib.c

1839

CSR_XS(dev_hdl,

usr/src/uts/sun4u/io/px/px_hlib.c

1869

CSR_XS(dev_hdl,

usr/src/uts/sun4u/io/px/px_hlib.c

209

CSR_XS(xbc_csr_base, JBUS_PARITY_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

221

CSR_XS(xbc_csr_base, JBC_FATAL_RESET_ENABLE, val);

usr/src/uts/sun4u/io/px/px_hlib.c

228

CSR_XS(xbc_csr_base, JBC_CORE_AND_BLOCK_INTERRUPT_ENABLE, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

259

CSR_XS(xbc_csr_base, UBC_ERROR_LOG_ENABLE, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

266

CSR_XS(xbc_csr_base, UBC_ERROR_STATUS_CLEAR, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

2746

CSR_XS((caddr_t)dev_hdl, ib_config_state_regs[i],

usr/src/uts/sun4u/io/px/px_hlib.c

2763

CSR_XS((caddr_t)dev_hdl, MMU_TTE_CACHE_INVALIDATE, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

2766

CSR_XS((caddr_t)dev_hdl, mmu_config_state_regs[i],

usr/src/uts/sun4u/io/px/px_hlib.c

2772

CSR_XS((caddr_t)dev_hdl, LPU_RESET, 0ull);

usr/src/uts/sun4u/io/px/px_hlib.c

2777

CSR_XS((caddr_t)dev_hdl, pec_config_state_regs[i].reg,

usr/src/uts/sun4u/io/px/px_hlib.c

2865

CSR_XS((caddr_t)xbus_dev_hdl, UBC_ERROR_STATUS_CLEAR, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

2875

CSR_XS((caddr_t)xbus_dev_hdl, JBC_ERROR_STATUS_CLEAR, -1ull);

usr/src/uts/sun4u/io/px/px_hlib.c

2887

CSR_XS((caddr_t)xbus_dev_hdl, cb_regs[i],

usr/src/uts/sun4u/io/px/px_hlib.c

2976

CSR_XS((caddr_t)dev_hdl, msiq_config_other_regs[i], *cur_p);

usr/src/uts/sun4u/io/px/px_hlib.c

3002

CSR_XS(csr_base, TLU_PME_TURN_OFF_GENERATE, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3052

CSR_XS(csr_base, TLU_CONTROL, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3064

CSR_XS(csr_base, TLU_CONTROL, tlu_ctrl);

usr/src/uts/sun4u/io/px/px_hlib.c

3136

CSR_XS(csr_base, FLP_PORT_CONTROL, 0x1);

usr/src/uts/sun4u/io/px/px_hlib.c

3156

CSR_XS(csr_base, FLP_PORT_CONTROL, 0x20);

usr/src/uts/sun4u/io/px/px_hlib.c

3204

CSR_XS(csr_base, TLU_OTHER_EVENT_LOG_ENABLE, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3216

CSR_XS(csr_base, TLU_SLOT_CAPABILITIES, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3223

CSR_XS(csr_base, TLU_SLOT_CONTROL, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3254

CSR_XS(csr_base, TLU_SLOT_CONTROL, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3289

CSR_XS(csr_base, TLU_OTHER_EVENT_LOG_ENABLE, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3295

CSR_XS(csr_base, TLU_UNCORRECTABLE_ERROR_LOG_ENABLE, 0);

usr/src/uts/sun4u/io/px/px_hlib.c

3296

CSR_XS(csr_base, TLU_CORRECTABLE_ERROR_LOG_ENABLE, 0);

usr/src/uts/sun4u/io/px/px_hlib.c

3320

CSR_XS(csr_base, TLU_UNCORRECTABLE_ERROR_LOG_ENABLE, reg_tluue);

usr/src/uts/sun4u/io/px/px_hlib.c

3321

CSR_XS(csr_base, TLU_CORRECTABLE_ERROR_LOG_ENABLE, reg_tluce);

usr/src/uts/sun4u/io/px/px_hlib.c

3328

CSR_XS(csr_base, TLU_SLOT_CONTROL, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3335

CSR_XS(csr_base, TLU_SLOT_CONTROL, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3363

CSR_XS(csr_base, TLU_SLOT_CONTROL, reg);

usr/src/uts/sun4u/io/px/px_hlib.c

3437

CSR_XS(csr_base, TLU_SLOT_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

3440

CSR_XS(csr_base, TLU_SLOT_STATUS, val);

usr/src/uts/sun4u/io/px/px_hlib.c

3480

CSR_XS((caddr_t)pxu_p->px_address[PX_REG_CSR],

usr/src/uts/sun4u/io/px/px_hlib.c

385

CSR_XS(csr_base, TLU_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

566

CSR_XS(csr_base, TLU_DEVICE_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

597

CSR_XS(csr_base, TLU_LINK_CONTROL, val);

usr/src/uts/sun4u/io/px/px_hlib.c

797

CSR_XS(csr_base, LPU_RESET, val);

usr/src/uts/sun4u/io/px/px_hlib.c

903

CSR_XS(csr_base, LPU_LINK_LAYER_CONFIG, val);

usr/src/uts/sun4u/io/px/px_hlib.c

957

CSR_XS(csr_base, LPU_FLOW_CONTROL_UPDATE_CONTROL, val);

usr/src/uts/sun4u/io/px/px_lib4u.c

1479

CSR_XS((caddr_t)pxu_p->px_address[PX_REG_XBC], JBUS_SCRATCH_1, val);

usr/src/uts/sun4u/io/px/px_lib4u.c

2406

CSR_XS(csr_base, IMU_ERROR_LOG_ENABLE,

usr/src/uts/sun4u/io/px/px_lib4u.c

2409

CSR_XS(csr_base, IMU_INTERRUPT_ENABLE,

usr/src/uts/sun4u/io/px/px_lib4u.c

2455

CSR_XS(csr_base, IMU_ERROR_LOG_ENABLE, (imu_log_enable |

usr/src/uts/sun4u/io/px/px_lib4u.c

2457

CSR_XS(csr_base, IMU_INTERRUPT_ENABLE, (imu_intr_enable |

usr/src/uts/sun4u/io/px/px_lib4u.c

2691

CSR_XS(csr_base, TLU_DEVICE_CONTROL, dev_ctrl);

usr/src/uts/sun4u/io/px/px_lib4u.c

2716

CSR_XS(csr_base, LPU_TXLINK_REPLAY_TIMER_THRESHOLD, val);

usr/src/uts/sun4u/io/px/px_lib4u.c

2722

CSR_XS(csr_base, LPU_TXLINK_FREQUENT_NAK_LATENCY_TIMER_THRESHOLD, val);