PIO_BASE_ADDR
{"PIO", PIO_BASE_ADDR},
#define ADV_CAP_CTRL (PIO_BASE_ADDR + 0x118)
#define HDR_LOG0 (PIO_BASE_ADDR + 0x11C)
#define HDR_LOG1 (PIO_BASE_ADDR + 0x120)
#define HDR_LOG2 (PIO_BASE_ADDR + 0x124)
#define HDR_LOG3 (PIO_BASE_ADDR + 0x128)
#define PIPE_RX_TX_CONTROL (PIO_BASE_ADDR + 0x1000)
#define PIPE_RX_TX_STATUS (PIO_BASE_ADDR + 0x1004)
#define PIPE_RX_TX_PWR_CNTL (PIO_BASE_ADDR + 0x1008)
#define PIPE_RX_TX_PARAM (PIO_BASE_ADDR + 0x1010)
#define PIPE_RX_TX_CLOCK (PIO_BASE_ADDR + 0x1014)
#define PIPE_GLUE_CNTL0 (PIO_BASE_ADDR + 0x1018)
#define PIPE_GLUE_CNTL1 (PIO_BASE_ADDR + 0x101C)
#define HCR_REG (PIO_BASE_ADDR + 0x2000)
#define BLOCK_RESET (PIO_BASE_ADDR + 0x8000)
#define TIMEOUT_CFG (PIO_BASE_ADDR + 0x8004)
#define HEART_CFG (PIO_BASE_ADDR + 0x8008)
#define HEART_TIMER (PIO_BASE_ADDR + 0x800C)
#define CIP_GP_CTRL (PIO_BASE_ADDR + 0x8010)
#define CIP_STATUS (PIO_BASE_ADDR + 0x8014)
#define CIP_LINK_STAT (PIO_BASE_ADDR + 0x801C)
#define EPC_STAT (PIO_BASE_ADDR + 0x8020)
#define EPC_DATA (PIO_BASE_ADDR + 0x8024)
#define SPC_STAT (PIO_BASE_ADDR + 0x8030)
#define HOST2SPI_INDACC_ADDR (PIO_BASE_ADDR + 0x8050)
#define HOST2SPI_INDACC_CTRL (PIO_BASE_ADDR + 0x8054)
#define HOST2SPI_INDACC_DATA (PIO_BASE_ADDR + 0x8058)
#define BT_CTRL0 (PIO_BASE_ADDR + 0x8080)
#define BT_DATA0 (PIO_BASE_ADDR + 0x8084)
#define BT_INTMASK0 (PIO_BASE_ADDR + 0x8088)
#define BT_CTRL1 (PIO_BASE_ADDR + 0x8090)
#define BT_DATA1 (PIO_BASE_ADDR + 0x8094)
#define BT_INTMASK1 (PIO_BASE_ADDR + 0x8098)
#define BT_CTRL2 (PIO_BASE_ADDR + 0x80A0)
#define BT_DATA2 (PIO_BASE_ADDR + 0x80A4)
#define BT_INTMASK2 (PIO_BASE_ADDR + 0x80A8)
#define BT_CTRL3 (PIO_BASE_ADDR + 0x80B0)
#define BT_DATA3 (PIO_BASE_ADDR + 0x80B4)
#define BT_INTMASK3 (PIO_BASE_ADDR + 0x80B8)
#define DEBUG_SEL (PIO_BASE_ADDR + 0x80C0)
#define INDACC_MEM0_CTRL (PIO_BASE_ADDR + 0x80C4)
#define INDACC_MEM0_DATA0 (PIO_BASE_ADDR + 0x80C8)
#define INDACC_MEM0_DATA1 (PIO_BASE_ADDR + 0x80CC)
#define INDACC_MEM0_DATA2 (PIO_BASE_ADDR + 0x80D0)
#define INDACC_MEM0_DATA3 (PIO_BASE_ADDR + 0x80D4)
#define INDACC_MEM0_PRTY (PIO_BASE_ADDR + 0x80D8)
#define INDACC_MEM1_CTRL (PIO_BASE_ADDR + 0x80DC)
#define INDACC_MEM1_DATA0 (PIO_BASE_ADDR + 0x80E0)
#define INDACC_MEM1_DATA1 (PIO_BASE_ADDR + 0x80E4)
#define INDACC_MEM1_DATA2 (PIO_BASE_ADDR + 0x80E8)
#define INDACC_MEM1_DATA3 (PIO_BASE_ADDR + 0x80EC)
#define INDACC_MEM1_PRTY (PIO_BASE_ADDR + 0x80F0)
#define PHY_DEBUG_TRAINING_VEC (PIO_BASE_ADDR + 0x80F4)
#define PEU_DEBUG_TRAINING_VEC (PIO_BASE_ADDR + 0x80F8)
#define PIPE_CFG0 (PIO_BASE_ADDR + 0x8120)
#define PIPE_CFG1 (PIO_BASE_ADDR + 0x8124)
#define CIP_BAR_MASK_CFG (PIO_BASE_ADDR + 0x8134)
#define CIP_BAR_MASK (PIO_BASE_ADDR + 0x8138)
#define CIP_LDSV0_STAT (PIO_BASE_ADDR + 0x8140)
#define CIP_LDSV1_STAT (PIO_BASE_ADDR + 0x8144)
#define PEU_INTR_STAT (PIO_BASE_ADDR + 0x8148)
#define PEU_INTR_MASK (PIO_BASE_ADDR + 0x814C)
#define PEU_INTR_STAT_MIRROR (PIO_BASE_ADDR + 0x8150)
#define CPL_HDRQ_PERR_LOC (PIO_BASE_ADDR + 0x8154)
#define CPL_DATAQ_PERR_LOC (PIO_BASE_ADDR + 0x8158)
#define RETR_PERR_LOC (PIO_BASE_ADDR + 0x815C)
#define RETR_SOT_PERR_LOC (PIO_BASE_ADDR + 0x8160)
#define P_HDRQ_PERR_LOC (PIO_BASE_ADDR + 0x8164)
#define P_DATAQ_PERR_LOC (PIO_BASE_ADDR + 0x8168)
#define NP_HDRQ_PERR_LOC (PIO_BASE_ADDR + 0x816C)
#define NP_DATAQ_PERR_LOC (PIO_BASE_ADDR + 0x8170)
#define MSIX_PERR_LOC (PIO_BASE_ADDR + 0x8174)
#define HCR_PERR_LOC (PIO_BASE_ADDR + 0x8178)
#define TDC_PIOACC_ERR_LOG (PIO_BASE_ADDR + 0x8180)
#define RDC_PIOACC_ERR_LOG (PIO_BASE_ADDR + 0x8184)
#define PFC_PIOACC_ERR_LOG (PIO_BASE_ADDR + 0x8188)
#define VMAC_PIOACC_ERR_LOG (PIO_BASE_ADDR + 0x818C)
#define LD_GRP_CTRL (PIO_BASE_ADDR + 0x8300)
#define DEV_ERR_STAT (PIO_BASE_ADDR + 0x8380)
#define DEV_ERR_MASK (PIO_BASE_ADDR + 0x8384)
#define LD_INTR_TIM_RES (PIO_BASE_ADDR + 0x8390)
#define DEVICE_VENDOR_ID (PIO_BASE_ADDR + 0x0)
#define STATUS_COMMAND (PIO_BASE_ADDR + 0x4)
#define CLASSCODE_REV_ID (PIO_BASE_ADDR + 0x8)
#define BIST_HDRTYP_LATTMR_CASHLSZ (PIO_BASE_ADDR + 0xC)
#define PIO_BAR0 (PIO_BASE_ADDR + 0x10)
#define PIO_BAR1 (PIO_BASE_ADDR + 0x14)
#define MSIX_BAR0 (PIO_BASE_ADDR + 0x18)
#define MSIX_BAR1 (PIO_BASE_ADDR + 0x1C)
#define VIRT_BAR0 (PIO_BASE_ADDR + 0x20)
#define VIRT_BAR1 (PIO_BASE_ADDR + 0x24)
#define CIS_PTR (PIO_BASE_ADDR + 0x28)
#define SUB_VENDOR_ID (PIO_BASE_ADDR + 0x2C)
#define EXP_ROM_BAR (PIO_BASE_ADDR + 0x30)
#define CAP_PTR (PIO_BASE_ADDR + 0x34)
#define INT_LINE (PIO_BASE_ADDR + 0x3C)
#define PM_CAP (PIO_BASE_ADDR + 0x40)
#define PM_CTRL_STAT (PIO_BASE_ADDR + 0x44)
#define MSI_CAP (PIO_BASE_ADDR + 0x50)
#define MSI_LO_ADDR (PIO_BASE_ADDR + 0x54)
#define MSI_HI_ADDR (PIO_BASE_ADDR + 0x58)
#define MSI_DATA (PIO_BASE_ADDR + 0x5C)
#define MSI_MASK (PIO_BASE_ADDR + 0x60)
#define MSI_PEND (PIO_BASE_ADDR + 0x64)
#define MSIX_CAP (PIO_BASE_ADDR + 0x70)
#define MSIX_TAB_OFF (PIO_BASE_ADDR + 0x74)
#define MSIX_PBA_OFF (PIO_BASE_ADDR + 0x78)
#define PCIE_CAP (PIO_BASE_ADDR + 0x80)
#define DEV_CAP (PIO_BASE_ADDR + 0x84)
#define DEV_STAT_CTRL (PIO_BASE_ADDR + 0x88)
#define LNK_CAP (PIO_BASE_ADDR + 0x8C)
#define LNK_STAT_CTRL (PIO_BASE_ADDR + 0x90)
#define VEN_CAP_HDR (PIO_BASE_ADDR + 0x94)
#define VEN_CTRL (PIO_BASE_ADDR + 0x98)
#define VEN_PRT_HDR (PIO_BASE_ADDR + 0x9C)
#define ACKLAT_REPLAY (PIO_BASE_ADDR + 0xA0)
#define OTH_MSG (PIO_BASE_ADDR + 0xA4)
#define FORCE_LINK (PIO_BASE_ADDR + 0xA8)
#define ACK_FREQ (PIO_BASE_ADDR + 0xAC)
#define LINK_CTRL (PIO_BASE_ADDR + 0xB0)
#define LANE_SKEW (PIO_BASE_ADDR + 0xB4)
#define SYMBOL_NUM (PIO_BASE_ADDR + 0xB8)
#define SYMB_TIM_RADM_FLT1 (PIO_BASE_ADDR + 0xBC)
#define RADM_FLT2 (PIO_BASE_ADDR + 0xC0)
#define CASCADE_DEB_REG0 (PIO_BASE_ADDR + 0xC8)
#define CASCADE_DEB_REG1 (PIO_BASE_ADDR + 0xCC)
#define TXP_FC_CREDIT_STAT (PIO_BASE_ADDR + 0xD0)
#define TXNP_FC_CREDIT_STAT (PIO_BASE_ADDR + 0xD4)
#define TXCPL_FC_CREDIT_STAT (PIO_BASE_ADDR + 0xD8)
#define QUEUE_STAT (PIO_BASE_ADDR + 0xDC)
#define GBT_DEBUG0 (PIO_BASE_ADDR + 0xE0)
#define GBT_DEBUG1 (PIO_BASE_ADDR + 0xE4)
#define GBT_DEBUG2 (PIO_BASE_ADDR + 0xE8)
#define GBT_DEBUG3 (PIO_BASE_ADDR + 0xEC)
#define PIPE_DEBUG0 (PIO_BASE_ADDR + 0xF0)
#define PIPE_DEBUG1 (PIO_BASE_ADDR + 0xF4)
#define PIPE_DEBUG2 (PIO_BASE_ADDR + 0xF8)
#define PIPE_DEBUG3 (PIO_BASE_ADDR + 0xFC)
#define PCIE_ENH_CAP_HDR (PIO_BASE_ADDR + 0x100)
#define UNC_ERR_STAT (PIO_BASE_ADDR + 0x104)
#define UNC_ERR_MASK (PIO_BASE_ADDR + 0x108)
#define UNC_ERR_SVRTY (PIO_BASE_ADDR + 0x10C)
#define CORR_ERR_STAT (PIO_BASE_ADDR + 0x110)
#define CORR_ERR_MASK (PIO_BASE_ADDR + 0x114)