PCIE_AER_UCE_UR
PCIEX_UR, PCIE_AER_UCE_UR, PCI_TARG_MA,
if (entry->fire_bit == PCIE_AER_UCE_UR)
{ "UR", PCIE_AER_UCE_UR, PCIE_AER_UCE_UR },
if (pcie_aer_uce_mask & PCIE_AER_UCE_UR)
if (mask & PCIE_AER_UCE_UR)
{PCIE_AER_UCE_UR, pf_analyse_ca_ur,
{PCIE_AER_UCE_UR, pf_no_panic,
{PCIE_AER_UCE_UR, pf_analyse_ca_ur,
if ((pcie_get_aer_uce_mask() & PCIE_AER_UCE_UR) &&
(bit == PCIE_AER_UCE_UR))
if (bit == PCIE_AER_UCE_UR)
if ((pcie_get_aer_uce_mask() & PCIE_AER_UCE_UR) &&
if ((pcie_get_aer_uce_mask() & PCIE_AER_UCE_UR) &&
aer_ue &= ~PCIE_AER_UCE_UR;
PCIE_AER_UCE_CA | PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR)
if (ue_err & PCIE_AER_UCE_UR)
HAS_AER_LOGS(pfd_p, PCIE_AER_UCE_UR)) &&
PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR)
PCIE_AER_UCE_UC | PCIE_AER_UCE_MTLP | PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR)
if (npe_aer_uce_mask & PCIE_AER_UCE_UR)
uint32_t npe_aer_uce_mask = PCIE_AER_UCE_UR;
UNCERRMSK_WR(i, PCIE_AER_UCE_UR);
{0x108, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x148, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x108, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x148, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x108, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x148, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x148, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
{0x108, 32, 0x0, PCIE_AER_UCE_UR, PCIE_AER_UCE_UR},
PCIE_AER_UCE_UC | PCIE_AER_UCE_UR)
if (regs->primary_ue & PCIE_AER_UCE_UR)
if (regs->primary_ue & (PCIE_AER_UCE_UR | PCIE_AER_UCE_CA)) {
if ((PCIE_AER_UCE_PTLP | PCIE_AER_UCE_UR | PCIE_AER_UCE_UC) &
if (pec_p->ue_reg_status & PCIE_AER_UCE_UR)
temp = PCIE_AER_UCE_UR | PCIE_AER_UCE_CA;