PCIE_AER_UCE_CA
PCIE_AER_UCE_CA, 0, PCI_STAT_S_TARG_AB, 0,
PCIE_AER_UCE_CA, 0, PCI_STAT_S_TARG_AB, 0,
PCIE_AER_UCE_CA, 0, PCI_STAT_S_TARG_AB, 0,
PCIEX_CA, PCIE_AER_UCE_CA, PCI_TARG_REC_TA,
FAB_FIRE_DMC_BIT(fb), PCIE_AER_UCE_CA, 0, PCI_STAT_S_TARG_AB
FAB_N2_DMU_BIT(fb), PCIE_AER_UCE_CA, 0, PCI_STAT_S_TARG_AB
{ "CA", PCIE_AER_UCE_CA, PCIE_AER_UCE_CA },
{PCIE_AER_UCE_CA, pf_analyse_ca_ur,
{PCIE_AER_UCE_CA, pf_no_panic,
{PCIE_AER_UCE_CA, pf_analyse_ca_ur,
aer_ue &= ~PCIE_AER_UCE_CA;
(PF_FIRST_AER_ERR(PCIE_AER_UCE_CA, adv_reg_p)))) {
PCIE_AER_UCE_CA | PCIE_AER_UCE_ECRC | PCIE_AER_UCE_UR)
if (ue_err & PCIE_AER_UCE_CA)
} else if ((HAS_AER_LOGS(pfd_p, PCIE_AER_UCE_CA) ||
PCIE_AER_UCE_FCP | PCIE_AER_UCE_TO | PCIE_AER_UCE_CA | \
#define PCIE_AER_UCE_LOG_BITS (PCIE_AER_UCE_PTLP | PCIE_AER_UCE_CA | \
PCIE_AER_UCE_CA | PCIE_AER_UCE_RO | PCIE_AER_UCE_MTLP | PCIE_AER_UCE_ECRC);
(PCIE_AER_UCE_TRAINING | PCIE_AER_UCE_SD | PCIE_AER_UCE_CA | \
if (regs->primary_ue & PCIE_AER_UCE_CA)
if (regs->primary_ue & (PCIE_AER_UCE_UR | PCIE_AER_UCE_CA)) {
if (pec_p->ue_reg_status & PCIE_AER_UCE_CA)
if (pec_p->ue_reg_status & PCIE_AER_UCE_CA)
temp = PCIE_AER_UCE_UR | PCIE_AER_UCE_CA;