UFSHCIM
hce &= ~UFSHCIM(UFSHCI_HCE_REG_HCE);
hce |= UFSHCIM(UFSHCI_HCE_REG_HCE);
ie |= UFSHCIM(UFSHCI_IE_REG_UTRCE); /* UTR Completion */
ie |= UFSHCIM(UFSHCI_IE_REG_UEE); /* UIC Error */
ie |= UFSHCIM(UFSHCI_IE_REG_UTMRCE); /* UTMR Completion */
ie |= UFSHCIM(UFSHCI_IE_REG_DFEE); /* Device Fatal Error */
ie |= UFSHCIM(UFSHCI_IE_REG_UTPEE); /* UTP Error */
ie |= UFSHCIM(UFSHCI_IE_REG_HCFEE); /* Host Ctrlr Fatal Error */
ie |= UFSHCIM(UFSHCI_IE_REG_SBFEE); /* System Bus Fatal Error */
ie |= UFSHCIM(UFSHCI_IE_REG_CEFEE); /* Crypto Engine Fatal Error */
if (is & UFSHCIM(UFSHCI_IS_REG_UE)) {
if (uecpa & UFSHCIM(UFSHCI_UECPA_REG_ERR)) {
if (uecdl & UFSHCIM(UFSHCI_UECDL_REG_ERR)) {
if (uecn & UFSHCIM(UFSHCI_UECN_REG_ERR)) {
if (uect & UFSHCIM(UFSHCI_UECT_REG_ERR)) {
if (uecdme & UFSHCIM(UFSHCI_UECDME_REG_ERR)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_UE));
if (is & UFSHCIM(UFSHCI_IS_REG_DFES)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_DFES));
if (is & UFSHCIM(UFSHCI_IS_REG_UTPES)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_UTPES));
if (is & UFSHCIM(UFSHCI_IS_REG_HCFES)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_HCFES));
if (is & UFSHCIM(UFSHCI_IS_REG_SBFES)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_SBFES));
if (is & UFSHCIM(UFSHCI_IS_REG_CEFES)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_CEFES));
if (is & UFSHCIM(UFSHCI_IS_REG_UTMRCS)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_UTMRCS));
if (is & UFSHCIM(UFSHCI_IS_REG_UTRCS)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_UTRCS));
if (is & UFSHCIM(UFSHCI_IS_REG_CQES)) {
ufshci_mmio_write_4(ctrlr, is, UFSHCIM(UFSHCI_IS_REG_CQES));
if (!(hcs & UFSHCIM(UFSHCI_HCS_REG_UTMRLRDY))) {
utmrlrsr = UFSHCIM(UFSHCI_UTMRLRSR_REG_UTMRLRSR);
if (!(hcs & UFSHCIM(UFSHCI_HCS_REG_UTRLRDY))) {
utrlrsr = UFSHCIM(UFSHCI_UTRLRSR_REG_UTRLRSR);
UFSHCIM(UFSHCI_IS_REG_UCCS));
UFSHCIM(UFSHCI_IS_REG_UPMS));
UFSHCIM(UFSHCI_IS_REG_UHES));
UFSHCIM(UFSHCI_IS_REG_UHXS));