sys/arm/qualcomm/ipq4018_machdep.c

173

volatile uint32_t * UART_DM_CR = (uint32_t *)(UART_BASE + 0x10);

sys/arm/qualcomm/ipq4018_machdep.c

197

*UART_DM_CR = UART_DM_CLEAR_TX_READY;

sys/dev/uart/uart_dev_msm.c

194

SETREG(bas, UART_DM_CR, UART_DM_RESET_TX);

sys/dev/uart/uart_dev_msm.c

195

SETREG(bas, UART_DM_CR, UART_DM_RESET_RX);

sys/dev/uart/uart_dev_msm.c

196

SETREG(bas, UART_DM_CR, UART_DM_RESET_ERROR_STATUS);

sys/dev/uart/uart_dev_msm.c

197

SETREG(bas, UART_DM_CR, UART_DM_RESET_BREAK_INT);

sys/dev/uart/uart_dev_msm.c

198

SETREG(bas, UART_DM_CR, UART_DM_RESET_STALE_INT);

sys/dev/uart/uart_dev_msm.c

204

uart_setreg(bas, UART_DM_CR, UART_DM_CR_RX_ENABLE);

sys/dev/uart/uart_dev_msm.c

205

uart_setreg(bas, UART_DM_CR, UART_DM_CR_TX_ENABLE);

sys/dev/uart/uart_dev_msm.c

237

SETREG(bas, UART_DM_CR, UART_DM_CLEAR_TX_READY);

sys/dev/uart/uart_dev_msm.c

273

uart_setreg(bas, UART_DM_CR, UART_DM_RESET_ERROR_STATUS);

sys/dev/uart/uart_dev_msm.c

406

SETREG(bas, UART_DM_CR, UART_DM_RESET_STALE_INT);

sys/dev/uart/uart_dev_msm.c

407

SETREG(bas, UART_DM_CR, UART_DM_STALE_EVENT_ENABLE);

sys/dev/uart/uart_dev_msm.c

476

SETREG(bas, UART_DM_CR, UART_DM_STALE_EVENT_DISABLE);

sys/dev/uart/uart_dev_msm.c

477

SETREG(bas, UART_DM_CR, UART_DM_RESET_STALE_INT);

sys/dev/uart/uart_dev_msm.c

485

SETREG(bas, UART_DM_CR, UART_DM_CLEAR_TX_READY);

sys/dev/uart/uart_dev_msm.c

541

SETREG(bas, UART_DM_CR, UART_DM_RESET_STALE_INT);