ATA_MODE_MASK
return (mode & ATA_MODE_MASK) + 8;
return (mode & ATA_MODE_MASK) + 5;
return (mode & ATA_MODE_MASK) - ATA_PIO0;
reg54 |= (((mode & ATA_MODE_MASK) + 1) << (devno << 1));
reg44 |= (((mode & ATA_MODE_MASK) + 1) << (devno << 2));
word54 |= (((udma[mode&ATA_MODE_MASK]<<16)|0x05)<<(devno<<2));
pci_write_config(parent, reg, modes[mode & ATA_MODE_MASK], 1);
((mode & ATA_MODE_MASK) << (devno << 2)), 2);
(dmatimings[mode & ATA_MODE_MASK] << offset), 4);
0x24 + (devno << 3), udmatiming[mode & ATA_MODE_MASK]);
0x24 + (devno << 3), dmatiming[mode & ATA_MODE_MASK]);
(utimings[mode & ATA_MODE_MASK] << (devno<<2)), 2);
tim |= ((mode & ATA_MODE_MASK) << 16);
tim |= ((mode & ATA_MODE_MASK) << 8);
udmatiming[mode & ATA_MODE_MASK], 1);
(utimings[mode & ATA_MODE_MASK] << (target<<2)), 2);
udmatiming[mode & ATA_MODE_MASK], 4);
dmatiming[mode & ATA_MODE_MASK], 4);
pci_write_config(parent, reg, modes[mode & ATA_MODE_MASK], 1);
((mode & ATA_MODE_MASK) << (devno << 2)), 2);
(dmatimings[mode & ATA_MODE_MASK] << offset), 4);
umode |= udmatimings[mode & ATA_MODE_MASK][target];
udmatimings[mode & ATA_MODE_MASK], 1);
pci_write_config(parent, dreg, dmatimings[mode & ATA_MODE_MASK], 2);
dma_timings[mode & ATA_MODE_MASK], 1);
modes[ctlr->chip->cfg1][mode & ATA_MODE_MASK], 1);
= udma_timing_shasta[mode & ATA_MODE_MASK];
= dma_timing_shasta[mode & ATA_MODE_MASK];
= pio_timing_shasta[(mode & ATA_MODE_MASK) -
= udma_timing_kauai[mode & ATA_MODE_MASK];
= dma_timing_kauai[mode & ATA_MODE_MASK];
= pio_timing_kauai[(mode & ATA_MODE_MASK)
min_cycle = udma_timings[mode & ATA_MODE_MASK].cycle;
min_active = udma_timings[mode & ATA_MODE_MASK].active;
min_cycle = dma_timings[mode & ATA_MODE_MASK].cycle;
min_active = dma_timings[mode & ATA_MODE_MASK].active;
pio_timings[(mode & ATA_MODE_MASK) - ATA_PIO0].cycle;
pio_timings[(mode & ATA_MODE_MASK) - ATA_PIO0].active;